KR100433079B1 - 입력 데이터 처리 회로 - Google Patents

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Abstract

본 발명의 일 측면에 따른 입력 데이터 처리 회로는 이중 회로로부터 전송된 제 1 클록과 제 2 클록 사이의 클록 위상 차이를 검출하는 위상 검출기 (50) 를 구비한다. 클록 위상 차이가 프레임, 즉 입력 데이터 세트들의 "m" 바이트의 데이터 길이의 1/2 에 대응하는 소정 시간보다 더 큰 경우, 판독 회로 (60) 는 제 1 및 제 2 FIFO 버퍼 (10 또는 30) 중 하나를 선택한다. 이 경우에, 선택된 FIFO 버퍼 (10 또는 30) 는 제 1 클록과 제 2 클록 사이의 또 다른 클록보다 클록 위상 차이만큼 더 빠른 클록을 갖는다. 이후, 그 선택된 FIFO 버퍼로부터만 판독 회로 (60) 가 프레임을 판독한다. 그 결과, 이중 회로에 의해 발생된 클록들 사이에 클록 속도 차이가 존재하더라도, FIFO 버퍼들 내에서 "데이터 부족"이 발생하지 않는다.

Description

입력 데이터 처리 회로 {INPUT DATA PROCESSING CIRCUIT}
본 발명은 일반적으로 서로 비동기적인 이중 회로들로부터 수신된 입력 데이터 세트를 처리하는데 적합한 입력 데이터 처리 회로에 관한 것이다.
일반적으로, 높은 신뢰성을 갖는 시스템은 리던던트 이중 회로, 예를 들어,동일한 구조를 갖는 주회로 및 리던던트 회로를 구비한다. 한 시스템에서, 클록, 데이터, 인에이블 신호들은 상위 레벨의 이중 회로로부터 하위 레벨 회로로 공급된다.
설계 단계에서, 클록들은 이중 회로들 사이에서 서로 속도가 동일하도록 설정된다. 그러나, 실제로 제조 공정에서 클록들은 "ppm" 정도의 오차를 갖게 된다. 즉, 클록들 중 한 클록은 다른 클록보다 다소 낮아지게 된다. 따라서, 양 클록들이 서로 비동기적이거나 서로에 무관한 시스템을 설계하는 것이 바람직하다.
비동기 클록들에 따라 입력 데이터 세트들을 적절히 수신하기 위해서, 하위 레벨 회로는 하위 레벨 회로의 입력 스테이지에 입력 데이터 처리 회로를 구비한다. 본 발명자에게 알려진 입력 데이터 처리 회로는 2 개의 FIFO (first-in first-out) 버퍼 및 판독 회로를 구비한다. FIFO 버퍼들은 이중 회로들에 각각 응답하고, 이중 회로로부터 공급된 클록들에 따라서 입력 데이터 세트들을 일시적으로 저장한다. 판독 회로는 공통 판독 클록을 발생하고, 그 공통 판독 클록에 따라서 FIFO 버퍼들로부터 입력 데이터 세트들을 판독한다.
그러나, 이중 회로들의 클록들 사이에 발생하는 제조 오차는 FIFO 버퍼들 중 어느 하나의 버퍼에서 "데이터 부족" 을 유발할 수 있다. 상술한 바와 같이, 이중 회로에 의해 발생되는 클록들 중 한 클록은 다른 클록보다 다소 낮아지게 되어, 다소 낮아진 클록에 대응하는 FIFO 버퍼 내에서의 데이터 저장이 다른 FIFO 버퍼 내에서의 데이터 저장에 비하여 지연된다. 또한, 판독 클록이 단일하기 때문에, 판독 클록의 수가 증가함에 따라, 양 클록들 간의 차이에 대응하여 데이터 저장의 지연이 축적된다. 그 결과, 다소 낮아진 클록에 대응하는 FIFO 버퍼에서, 데이터 부족이 발생한다.
상술한 설명으로부터 알 수 있는 바와 같이, 각각 이중 회로들에 의해 발생되는 클록들 간의 클록 속도 차이를 허용하여 "데이터 부족"을 피할 수 있는 입력 데이터 처리 회로가 요구되고 있다.
따라서, 본 발명의 목적은 이중 회로들에 의해 발생되는 클록들 간에 클록 속도 차이가 발생하는 경우에도 "데이터 부족"을 피할 수 있는 입력 데이터 처리 회로를 제공하는 데 있다.
도 1은 본 발명의 실시예에 의한 입력 데이터 처리 회로를 나타내는 개략 블럭도.
도 2는 도 1에 도시된 입력 데이터 처리 회로에 의한 데이터, 클록 및 인에이블 신호들을 나타내는 개략 타이밍도.
도 3은 도 1에 도시된 입력 데이터 처리 회로 내의 클록 위상 차이의 설정을 나타내는 개략 타이밍도.
*도면의 주요부분에 대한 부호의 설명
10 : 제 1 FIFO 버퍼 20 : 제 1 카운터
30 : 제 2 FIFO 버퍼 40 : 제 2 카운터
50 : 위상 검출기 60 : 판독 회로
본 발명의 일 측면에 의한 입력 데이터 처리 회로는 제 1 및 제 2 상위 회로를 구비하는 이중 회로로부터 입력 데이터 세트들을 수신하기 위한 것이다. 제 1 및 제 2 상위 회로는 서로 비동기적이며, 각각 제 1 및 제 2 클록을 발생한다.
입력 데이터 처리 회로는 제 1 및 제 2 FIFO 버퍼, 제 1 및 제 2 카운터, 위상 검출기 및 판독 회로를 구비한다. 제 1 FIFO 버퍼는 제 1 클록에 따라 제 1 상위 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장한다. 제 1 카운터는 제 1 클록의 에지들의 수를 계수하여 제 1 종료 신호를 발생하고, 제 1 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작한다. 제 2 FIFO 버퍼는 제 2 클록에 따라 제 2 상위 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장한다. 제 2 카운터는 제 2 클록의 에지들의 수를 계수하여, 제 2 종료 신호를 발생하고 제 2 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작한다. 위상 검출기는 제 1 및 제 2 종료 신호에 기초하여 제 1 클록과 제 2 클록 간의 클록 위상 차이를 검출한다. 클록 위상 차이가 소정 수의 입력 데이터 세트들의 데이터 길이의 1/2 에 대응하는 소정 시간 보다 더 큰 경우, 판독 회로는 제 1 및 제 2 FIFO 버퍼 중 한 버퍼를 선택하며, 그 선택된 FIFO 버퍼는 제 1 및 제 2 클록 사이에서의 클록 위상 차이만큼 다른 클록보다 더 빠른 클록을 갖는다. 이후, 판독 회로는 그 선택된 FIFO 버퍼로부터 소정 수의 입력 데이터 세트들을 판독한다.
이러한 회로의 이점은, 이중 회로에 의해 발생된 클록들 사이에 클록 속도 차이가 존재하더라도, FIFO 버퍼들 내에 "데이터 부족"이 발생하지 않는다는 것이다.
다음으로, 도면들을 참조하여, 본 발명 및 그의 이점과 특징들을 상세히 설명한다.
이하, 도 1 내지 3을 참조하여 본 발명의 바람직한 실시예에 의한 입력 데이터 처리 회로를 설명한다.
도 1을 참조하면, 이 실시예에 의한 입력 데이터 처리 회로는, 명확히 하기 위해 도 1에는 도시하지 않은 제 1 및 제 2 상위 회로로 구성된 이중 회로로부터 제 1 및 제 2 입력 데이터 세트, 제 1 및 제 2 클록 (CLK1, CLK2) 및 제 1 및 제 1 인에이블 신호 (EN1, EN2) 를 공급받는다. 제 1 및 제 2 상위 회로는 동일한구조를 가지는 반면, 제 1 및 제 2 클록은 클록 속도 차이를 갖는다. 이 실시예에서, 도 2에 도시된 바와 같이, 입력 데이터 세트들의 "m" 바이트들은 "프레임"이라 가정하고, 인에이블 신호의 상승 에지들은 프레임들의 시작점을 나타낸다. 예를 들어, 그러한 프레임들의 한 유형으로는 "ATM 셀들" 이 알려져 있다.
도시된 입력 데이터 처리 회로는 제 1 FIFO 버퍼 (10), 제 1 카운터 (20), 제 2 FIFO 버퍼 (30), 제 2 카운터 (40), 위상 검출기 (50) 및 판독 회로 (60) 를 구비한다.
제 1 상위 회로로부터 제 1 입력 데이터 세트들, 제 1 클록 (CLK1) 및 제 1 인에이블 신호 (EN1) 가 제 1 FIFO 버퍼 (10) 로 전송된다. 이 실시예에서, 제 1 FIFO 버퍼 (10) 는 제 1 클록의 상승 에지들 및 제 1 인에이블 신호의 상승 에지들에 따라 제 1 상위 회로들로부터 입력 데이터 세트들을 수신하고, 그 수신된 데이터 세트들을 일시적으로 저장한다. 또한, 제 1 클록 및 제 1 인에이블 신호가 제 1 카운터 (20) 로 전송된다.
제 1 카운터 (20) 는 제 1 FIFO 버퍼 (10) 가 "프레임"을 저장하는 것을 제 1 종료 신호 (CS1) 를 사용하여 통지하는 통지 장치로서 기능한다. 즉, 제 1 FIFO 버퍼 (10) 가 단일 프레임을 저장하는 동안에, 그 수신된 프레임의 데이터 세트들의 수가 제 1 클록의 상승 에지들의 수와 동일하므로, 제 1 종료 신호도 단일 프레임에 대응하여 제 1 클록의 상승 에지들의 수를 나타낸다. 자세히 설명하면, 본 발명에 따른 제 1 카운터 (20) 는 제 1 인에이블 신호의 상승 에지에 의해 소거되고, 제 1 클록의 상승 에지들의 수를 계수하기 시작한다. 이후, 제 1FIFO 버퍼 (10) 가 프레임, 즉 입력 데이터 세트들의 m 바이트들을 수신할 때까지, 제 1 카운터 (20) 는 계수를 계속한다. 계수된 제 1 클록의 상승 에지들의 수가 "m"과 동일해지고 제 1 FIFO 버퍼 (10) 가 프레임을 수신하면, 제 1 카운터 (20) 는 제 1 종료 신호를 생성하고 그 제 1 종료 신호를 위상 검출기 (50) 로 전송한다.
후술하는 바와 같이, 제 2 FIFO 버퍼 (30) 및 제 2 카운터 (40) 는 제 1 FIFO 버퍼 (10) 및 제 1 카운터 (20) 와 동일한 구조 및 구성을 갖는다.
제 2 상위 회로로부터의 제 2 입력 데이터 세트, 제 2 클록 (CLK2) 및 제 2 인에이블 신호 (EN2) 가 제 2 FIFO 버퍼 (30) 로 전송된다. 이 실시예에서, 제 2 FIFO 버퍼 (30) 는 제 2 클록의 상승 에지들 및 제 2 인에이블 신호의 상승 에지들에 따라서 제 2 상위 회로들로부터 입력 데이터 세트들을 수신하고, 그 수신된 데이터 세트들을 일시적으로 저장한다. 또한, 제 2 클록 및 제 2 인에이블 신호가 제 2 카운터 (40) 로 전송된다.
제 2 카운터 (40) 는 제 2 FIFO 버퍼 (30) 가 "프레임"을 저장하는 것을 제 2 종료 신호 (CS2) 를 사용하여 통지하는 통지 장치로서 기능한다. 즉, 제 2 FIFO 버퍼 (30) 가 단일 프레임을 저장하는 동안에, 수신된 프레임의 데이터 세트들의 수가 제 2 클록의 상승 에지들의 수와 동일하므로, 제 2 종료 신호도 단일 프레임에 대응하여 제 2 클록의 상승 에지들의 수를 나타낸다. 자세히 설명하면, 본 발명에 따른 제 2 카운터 (40) 는 제 2 인에이블 신호의 상승 에지에 의해 소거되고 제 2 클록의 상승 에지들의 수를 계수하기 시작한다. 이후, 제 2 FIFO버퍼 (30) 가 프레임, 즉 입력 데이터 세트들의 m 바이트들을 수신할 때까지, 제 2 카운터 (40) 는 계수를 계속한다. 계수된 제 2 클록의 상승 에지들의 수가 "m"과 동일해지고 제 2 FIFO 버퍼 (30) 가 프레임을 수신하면, 제 2 카운터 (40) 가 제 2 종료 신호를 생성하고 제 2 종료 신호를 위상 검출기 (50) 로 전송한다.
위상 검출기 (50) 는 제 1 및 제 2 종료 신호들에 기초하여 제 1 및 제 2 클록들 사이의 클록 위상 차이를 검출하고, 그 검출된 클록 위상 차이 (δten) 를 판독 회로 (60) 로 전송한다. 이 실시예에서, 제 1 및 제 2 인에이블 신호들 (EN1, EN2) 및 제 1 및 제 2 종료 신호들 (CS1, CS2) 이 위상 검출기 (50) 로 입력된다. 또한, 도 3을 참조하면, 위상 검출기 (50) 는 제 1 인에이블 신호의 상승 에지로부터 제 1 종료 신호까지의 제 1 기간 (δt1) 을 산출하고, 소정 기간 동안의 제 1 시간 간격들을 제 1 누적 기간 Σδt1으로서 누적한다. 또한, 위상 검출기 (50) 는 제 2 인에이블 신호의 상승 에지로부터 제 2 종료 신호까지의 제 2 기간 (δt2) 을 산출하고, 소정 기간 동안의 제 2 기간들을 제 2 누적 기간 Σδt2으로서 누적한다. 이후, 위상 검출기 (50) 는 제 1 누적 기간 Σδt1및 제 2 누적 기간 Σδt2사이의 차이를 클록 위상 차이 δten로서 산출한다. 상술한 산출에서는, 제 1 및 제 2 클록들보다 더 빠른 클록을 사용하는데, 이는 이 실시예에서 이후 설명하는 판독 클록이다.
판독 회로 (60) 는 판독 클록을 발생하고, 그 판독 클록을 제 1 및 제 2FIFO 버퍼들 (10, 20) 로 공급한다. 이 실시예에서, 판독 클록은 속도가 제 1 및 제 2 클록들 보다 빠르고, 또한 상술한 산출에서 사용되도록 위상 검출기 (50) 로 전송된다.
또한, 판독 회로 (60) 는 클록 위상 차이 δten에 응답하여 데이터 세트들을 판독하는 목표 FIFO 버퍼(들)을 결정한다.
구체적으로 설명하면, 클록 위상 차이 δten가 프레임의 데이터 길이의 1/2 에 대응하는 소정 시간 보다 더 큰 경우, 판독 회로 (60) 는 제 1 및 제 2 FIFO 버퍼 (10, 30) 중 하나의 버퍼를 선택한다. 이 경우에, 그 선택된 FIFO 버퍼 (10 또는 30) 는 제 1 클록과 제 2 클록 사이의 클록 위상 차이만큼 다른 클록보다 더 빠른 클록을 갖는다. 그 선택된 FIFO 버퍼가 제 1 FIFO 버퍼 (10) 인지 제 2 FIFO 버퍼 (30) 인지에 따라, 판독 회로 (60) 는 제 1 내부 인에이블 신호 (ENI1) 또는 제 2 내부 인에이블 신호 (ENI2) 를 송출한다. 따라서, 판독 회로 (60) 가, 판독 클록에 기초하고, 제 1 내부 인에이블 신호 (ENI1) 또는 제 2 내부 인에이블 신호 (ENI2) 를 사용하여, 그 선택된 FIFO 버퍼로부터만 프레임을 판독한다.
한편, 클록 위상 차이 δten가 소정 시간보다 더 작거나 동일한 경우, 판독 회로 (60) 는 제 1 및 제 2 FIFO 버퍼들 (10, 30) 을 모두 선택한다. 이 경우에, 판독 회로 (60) 는 제 1 및 제 2 FIFO 버퍼들 (10, 30) 용의 제 1 내부 인에이블 신호 (ENI1) 및 제 2 내부 인에이블 신호 (ENI2) 를 송출한다. 따라서, 판독 회로 (60) 가, 판독 클록에 기초하고, 제 1 내부 인에이블 신호 (ENI1) 및 제 2 내부 인에이블 신호 (ENI2) 를 사용하여, 제 1 및 제 2 FIFO 버퍼들 (10, 30) 로부터 프레임을 판독한다.
이상, 본 발명의 바람직한 실시예 뿐만 아니라 본 발명의 일반적인 설명을 개시하였다. 당업자들은 본 발명이 교시하는 범위 내에서 본 발명의 방법 및 시스템에서의 추가적인 변형을 실시할 수 있음은 자명하다. 예를 들어, 상술한 실시예에서는, 제 1 및 제 2 클록들의 상승 에지들을 제 1 및 제 2 카운터에서 계수하지만, 하강 에지들을 계수할 수도 있다. 이때, "에지" 라는 말은 상승 에지 및 하상 에지 중 어느 하나를 나타낸다. 또한, 상기 설명에서는, 제 1 및 제 2 인에이블 신호들의 상승 에지들이 계수용 트리거로서 작용하지만, 하강 에지들이 트리거로서 작용할 수도 있다. 그러한 모든 변형 및 부가들은 첨부된 청구범위에 의해서만 한정되는 본 발명의 범위 이내이다. 여기서, 명세서, 청구범위, 도면 및 요약서를 포함하여 2000년 9월 6일에 출원된 일본특허출원 제2000-269549호의 모든 개시내용들 전체를 참조한다.
본 발명에 의하면, 이중 회로에 의해 발생된 클록들 사이에 클록 속도 차이가 존재하더라도 FIFO 버퍼들 내에서 "데이터 부족"이 발생하는 것을 방지할 수 있다.

Claims (10)

  1. 제 1 및 제 2 클록을 각각 발생하는 서로 비동기적인 제 1 및 제 2 상위 회로로부터, 입력 데이터 세트들을 수신하는 입력 데이터 처리 회로로서,
    상기 제 1 클록에 따라서 상기 제 1 상위 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장하는 제 1 FIFO 버퍼;
    상기 제 1 클록의 에지들의 수를 계수하여 제 1 종료 신호를 발생하고, 상기 제 1 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작하는 제 1 카운터;
    상기 제 2 클록에 따라서 상기 제 2 상위 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장하는 제 2 FIFO 버퍼;
    상기 제 2 클록의 에지들의 수를 계수하여, 제 2 종료 신호를 발생하고 상기 제 2 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작하는 제 2 카운터;
    상기 제 1 및 제 2 종료 신호에 기초하여 상기 제 1 및 제 2 클록들 사이의 클록 위상 차이를 검출하는 위상 검출기; 및
    상기 클록 위상 차이가 상기 소정 수의 상기 입력 데이터 세트들의 데이터 길이의 1/2 에 대응하는 소정 시간보다 더 큰 경우, 상기 제 1 및 제 2 FIFO 버퍼들 중 상기 제 1 클록과 제 2 클록 중 다른 클록보다 상기 클록 위상 차이 만큼 더 빠른 클록을 가진 하나의 버퍼를 선택하고, 상기 선택된 FIFO 버퍼로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 판독 회로를 구비하는 것을 특징으로 하는 입력 데이터 처리 회로.
  2. 제 1 항에 있어서,
    상기 클록 위상 차이가 상기 소정 시간보다 더 작거나 동일한 경우, 상기 판독 회로는 상기 제 1 및 제 2 FIFO 버퍼들 모두로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 것을 특징으로 하는 입력 데이터 처리 회로.
  3. 제 1 항에 있어서,
    상기 소정 수의 상기 입력 데이터 세트들은 "프레임"인 것을 특징으로 하는 입력 데이터 처리 회로.
  4. 제 1 항에 있어서,
    상기 판독 회로는 상기 제 1 및 제 2 FIFO 버퍼들로 공급될 판독 클록을 발생하고, 상기 판독 클록에 기초하여 상기 선택된 FIFO 버퍼로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 것을 특징으로 하는 입력 데이터 처리 회로.
  5. 제 4 항에 있어서,
    상기 판독 클록은 상기 제 1 및 제 2 클록들보다 속도가 더 빠른 것을 특징으로 하는 입력 데이터 처리 회로.
  6. 제 1 및 제 2 클록을 각각 발생하는 서로 비동기적인 제 1 및 제 2 회로로 구성된 이중 회로들로부터, 입력 데이터 세트들을 수신하는 입력 데이터 처리 회로로서,
    상기 제 1 클록에 따라서 상기 제 1 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장하는 제 1 FIFO 버퍼 수단;
    상기 제 1 클록의 에지들을 숫자로 계수하여, 제 1 종료 신호를 발생하고 상기 제 1 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작하는 제 1 클록 카운팅 수단;
    상기 제 2 클록에 따라서 상기 제 2 회로로부터 입력 데이터 세트들을 수신하여 일시적으로 저장하는 제 2 FIFO 버퍼 수단;
    상기 제 2 클록의 에지들을 숫자로 계수하여 제 2 종료 신호를 발생하고, 상기 제 2 클록의 에지들의 수가 소정 수와 동일해질 때마다 계수를 재시작하는 제 2 클록 카운팅 수단;
    상기 제 1 및 제 2 종료 신호들에 기초하여 상기 제 1 및 제 2 클록들 사이의 클록 위상 차이를 검출하는 클록 위상 차이 검출 수단; 및
    상기 클록 위상 차이가 상기 소정 수의 상기 입력 데이터 세트들의 데이터 길이의 1/2 에 대응하는 소정 시간보다 더 큰 경우, 상기 제 1 및 제 2 FIFO 버퍼 수단들 중 상기 제 1 및 제 2 클록들 중 다른 클록보다 상기 클록 위상 차이만큼 더 빠른 클록을 가진 하나의 버퍼를 선택하고, 상기 선택된 FIFO 버퍼 수단들로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 데이터 판독 수단을 구비하는 것을 특징으로 하는 입력 데이터 처리 회로.
  7. 제 6 항에 있어서,
    상기 클록 위상 차이가 상기 소정 시간보다 더 작거나 동일한 경우, 상기 데이터 판독 수단은 상기 제 1 및 제 2 FIFO 버퍼 수단들 모두로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 것을 특징으로 하는 입력 데이터 처리 회로.
  8. 제 6 항에 있어서,
    상기 소정 수의 상기 입력 데이터 세트들은 "프레임"인 것을 특징으로 하는 입력 데이터 처리 회로.
  9. 제 6 항에 있어서,
    상기 데이터 판독 수단은 제 1 및 제 2 FIFO 버퍼 수단들로 공급될 판독 클록을 발생하고, 상기 판독 클록에 기초하여 상기 선택된 FIFO 버퍼 수단으로부터 상기 소정 수의 상기 입력 데이터 세트들을 판독하는 것을 특징으로 하는 입력 데이터 처리 회로.
  10. 제 9 항에 있어서,
    상기 판독 클록은 상기 제 1 및 제 2 클록들보다 속도가 더 빠른 것을 특징으로 하는 입력 데이터 처리 회로.
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