JP2600598B2 - パルス幅判別回路 - Google Patents
パルス幅判別回路Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパルス幅判別回路に関
し、特に周期が可変でかつパルス変調されている入力信
号をデコードできるパルス幅判別回路に関する。
し、特に周期が可変でかつパルス変調されている入力信
号をデコードできるパルス幅判別回路に関する。
【０００２】
【従来の技術】図７は従来のパルス幅判別回路のブロッ
ク図である。
ク図である。
【０００３】図７は、外部信号を入力する入力端子７
と、入力端子７に入力する信号を伝える入力信号１３
と、入力信号１３を入力し、入力信号１３の立ち上がり
エッジを検出したときにエッジ検出信号１４を出力する
エッジ検出回路５と、エッジ検出信号１４で初期化さ
れ、カウントクロックｆ８によりカウントアップするカ
ウンタ１と、エッジ検出信号１４の発生によりカウンタ
１のカウント値９を格納するキャプチャレジスタ（以下
ＣＰＴレジスタという）２と、入力信号１３のレベルを
検出する時点を指定するコンペアレジスタ（以下ＣＲ０
レジスタという）３と、カウンタ１のカウント値９をＣ
Ｒ０レジスタ格納値１０とを比較し、一致すると一致信
号１１を出力する比較器４と、一致信号１１の発生によ
り入力信号１３のレベルをラッチし、ラッチデータ１２
を出力するラッチ回路６と、ＣＰＴ格納値１０１を入力
し定数レジスタ１１１との乗算を実行し、結果をＣＲ０
設定値１０２として出力する演算回路１００で構成して
いる。
と、入力端子７に入力する信号を伝える入力信号１３
と、入力信号１３を入力し、入力信号１３の立ち上がり
エッジを検出したときにエッジ検出信号１４を出力する
エッジ検出回路５と、エッジ検出信号１４で初期化さ
れ、カウントクロックｆ８によりカウントアップするカ
ウンタ１と、エッジ検出信号１４の発生によりカウンタ
１のカウント値９を格納するキャプチャレジスタ（以下
ＣＰＴレジスタという）２と、入力信号１３のレベルを
検出する時点を指定するコンペアレジスタ（以下ＣＲ０
レジスタという）３と、カウンタ１のカウント値９をＣ
Ｒ０レジスタ格納値１０とを比較し、一致すると一致信
号１１を出力する比較器４と、一致信号１１の発生によ
り入力信号１３のレベルをラッチし、ラッチデータ１２
を出力するラッチ回路６と、ＣＰＴ格納値１０１を入力
し定数レジスタ１１１との乗算を実行し、結果をＣＲ０
設定値１０２として出力する演算回路１００で構成して
いる。
【０００４】次にパルス幅判別の動作を説明する。
【０００５】はじめに、周期が可変でかつパルス変調さ
れているパルスをデコードする場合のパルス幅判別につ
いて述べる。パルス変調されているということは、入力
パルスのデューティ比が２通りあることを意味する。従
来例では、図８に示す入力パルスのうちＡ−Ｉ（デュー
ティ比３０％）とＢ−Ｉ（デューティ比６０％）のどち
らかが入力するものとする。パルス幅判別の原理として
は、パルスＡ−ＩとＢ−Ｉでレベルの異なる期間内で、
入力パルスのレベルを検出することでＡ−ＩかＢ−Ｉを
判別する。すなわち入力パルス１周期の３０％から６０
％の間の一点でレベルを検出し、ロウレベルであればＡ
−Ｉ、ハイレベルであればＢ−Ｉであると判断する。従
来例では３０％と６０％の中間である４５％の点でレベ
ルを検出するものとする。
れているパルスをデコードする場合のパルス幅判別につ
いて述べる。パルス変調されているということは、入力
パルスのデューティ比が２通りあることを意味する。従
来例では、図８に示す入力パルスのうちＡ−Ｉ（デュー
ティ比３０％）とＢ−Ｉ（デューティ比６０％）のどち
らかが入力するものとする。パルス幅判別の原理として
は、パルスＡ−ＩとＢ−Ｉでレベルの異なる期間内で、
入力パルスのレベルを検出することでＡ−ＩかＢ−Ｉを
判別する。すなわち入力パルス１周期の３０％から６０
％の間の一点でレベルを検出し、ロウレベルであればＡ
−Ｉ、ハイレベルであればＢ−Ｉであると判断する。従
来例では３０％と６０％の中間である４５％の点でレベ
ルを検出するものとする。
【０００６】この場合の動作を図７と図９を用いて説明
する。入力端子７にパルスが入力し、入力信号１３がロ
ウレベルからハイレベルに変化すると、エッジ検出回路
５がエッジ検出信号１４を出力する。エッジ検出信号１
４の出力により、カウントクロックｆ８でカウントアッ
プしていたカウンタ１のカウント値９を、ＣＰＴレジス
タ２に格納するとともにカウンタ１をクリアする。ＣＰ
Ｔレジスタ２に格納された値（ｎ１）が入力信号１３の
周期を示しており、この値を用いて１周期の４５％点を
設定する。まず、演算回路１００がＣＰＴ格納値１０１
を読み込み、定数レジスタ１１１の値を乗ずる。この場
合、定数レジスタ１１１にあらかじめ０．４５を設定し
ておく。演算結果はＣＲ０設定値１０２としてＣＲ０レ
ジスタ３に格納する。これでＣＲ０レジスタ３には１周
期の４５％に相当する値が設定されたことになる。つづ
いて、次の周期のパルスが、カウンタ１によってカウン
トアップされカウント値９とＣＲ０格納値１０が一致す
ると、比較器４が一致信号１１を出力し、ラッチ回路６
が入力信号１３のレベルをラッチする。ここでラッチデ
ータ１２が入力信号１３の４５％点でのレベルをラッチ
する。ここでラッチデータ１２が入力信号１３の４５％
点でのレベルを示しており、ロウレベルであればＡ−
Ｉ、ハイレベルであればＢ−Ｉであると判断する。
する。入力端子７にパルスが入力し、入力信号１３がロ
ウレベルからハイレベルに変化すると、エッジ検出回路
５がエッジ検出信号１４を出力する。エッジ検出信号１
４の出力により、カウントクロックｆ８でカウントアッ
プしていたカウンタ１のカウント値９を、ＣＰＴレジス
タ２に格納するとともにカウンタ１をクリアする。ＣＰ
Ｔレジスタ２に格納された値（ｎ１）が入力信号１３の
周期を示しており、この値を用いて１周期の４５％点を
設定する。まず、演算回路１００がＣＰＴ格納値１０１
を読み込み、定数レジスタ１１１の値を乗ずる。この場
合、定数レジスタ１１１にあらかじめ０．４５を設定し
ておく。演算結果はＣＲ０設定値１０２としてＣＲ０レ
ジスタ３に格納する。これでＣＲ０レジスタ３には１周
期の４５％に相当する値が設定されたことになる。つづ
いて、次の周期のパルスが、カウンタ１によってカウン
トアップされカウント値９とＣＲ０格納値１０が一致す
ると、比較器４が一致信号１１を出力し、ラッチ回路６
が入力信号１３のレベルをラッチする。ここでラッチデ
ータ１２が入力信号１３の４５％点でのレベルをラッチ
する。ここでラッチデータ１２が入力信号１３の４５％
点でのレベルを示しており、ロウレベルであればＡ−
Ｉ、ハイレベルであればＢ−Ｉであると判断する。
【０００７】補足として、入力パルスの周期が一定であ
ればＣＲ０レジスタ３に設定する値は固定で良いが、周
期が変化する場合にはその都度書き換える必要がある。
従来例では、１つ前に入力した入力パルスの周期を測定
して、その周期を次パルス周期と近似している。
ればＣＲ０レジスタ３に設定する値は固定で良いが、周
期が変化する場合にはその都度書き換える必要がある。
従来例では、１つ前に入力した入力パルスの周期を測定
して、その周期を次パルス周期と近似している。
【０００８】次に、二重にパルス変調されている入力信
号をデコードする場合のパルス幅判別について説明す
る。
号をデコードする場合のパルス幅判別について説明す
る。
【０００９】この場合、入力するパルスは図８に示すＡ
−Ｉ，Ａ−ＩＩ，Ｂ−Ｉ，Ｂ−ＩＩの４通りとする。パ
ルス変調が二重であるということはパルスの一周期が２
ビットのデータを表現しているということである。すな
わち、データＡを示すパルスがさらにデータＩ，データ
ＩＩで変調されており、具体的には、データＩであれば
データＡのデューティ比のそのままで、データＩＩであ
ればデューティ比が５％を増加するような変調を施して
ある。データＢを示すパルスもさらにデータＩ、データ
ＩＩで変調されている。データＡの場合と同様にデータ
ＩであればデータＢのデューティ比そのままで、データ
ＩＩであればデューティ比が５％を増加するような変調
を施してある。これらを判別するには、パルス周期の３
０〜３５％間のＸ点と、３５％〜６０％間のＹ点と、６
０〜６５％間のＺ点の３点でそれぞれ入力信号のレベル
を検出すればよい。例えば、Ｘ点のレベルがハイレベル
で、Ｙ点，Ｚ点のレベルがロウレベルであれば、この時
入力したパルスはデータＡかつデータＩＩを意味してい
るということになる。
−Ｉ，Ａ−ＩＩ，Ｂ−Ｉ，Ｂ−ＩＩの４通りとする。パ
ルス変調が二重であるということはパルスの一周期が２
ビットのデータを表現しているということである。すな
わち、データＡを示すパルスがさらにデータＩ，データ
ＩＩで変調されており、具体的には、データＩであれば
データＡのデューティ比のそのままで、データＩＩであ
ればデューティ比が５％を増加するような変調を施して
ある。データＢを示すパルスもさらにデータＩ、データ
ＩＩで変調されている。データＡの場合と同様にデータ
ＩであればデータＢのデューティ比そのままで、データ
ＩＩであればデューティ比が５％を増加するような変調
を施してある。これらを判別するには、パルス周期の３
０〜３５％間のＸ点と、３５％〜６０％間のＹ点と、６
０〜６５％間のＺ点の３点でそれぞれ入力信号のレベル
を検出すればよい。例えば、Ｘ点のレベルがハイレベル
で、Ｙ点，Ｚ点のレベルがロウレベルであれば、この時
入力したパルスはデータＡかつデータＩＩを意味してい
るということになる。
【００１０】動作としては図１０に示すように、入力信
号１３の立ち上がりエッジをエッジ検出回路５が検出
し、ＣＰＴレジスタ２がカウント値９（ｎ１）を格納し
た後、演算回路１００が（１）式の乗算を行い、結果を
ＣＲ０レジスタ３に設定してＸ点のレベル検出を行う。
検出が終わると、定数レジスタ１１１の値を（Ｙ）に書
き換えた後、再び演算回路１００が（２）式の乗算を実
行し、Ｙ点でのレベル検出の準備をする。Ｙ点でのレベ
ル検出準備をする。Ｙ点での検出が終わると、定数レジ
スタ１１１の値（Ｚ）に書き換え、演算回路１００が３
回目の乗算（３）式を実行し、Ｚ点でのレベル準備をす
る。そして各点で検出したレベルにより、入力パルス幅
判別を行う。
号１３の立ち上がりエッジをエッジ検出回路５が検出
し、ＣＰＴレジスタ２がカウント値９（ｎ１）を格納し
た後、演算回路１００が（１）式の乗算を行い、結果を
ＣＲ０レジスタ３に設定してＸ点のレベル検出を行う。
検出が終わると、定数レジスタ１１１の値を（Ｙ）に書
き換えた後、再び演算回路１００が（２）式の乗算を実
行し、Ｙ点でのレベル検出の準備をする。Ｙ点でのレベ
ル検出準備をする。Ｙ点での検出が終わると、定数レジ
スタ１１１の値（Ｚ）に書き換え、演算回路１００が３
回目の乗算（３）式を実行し、Ｚ点でのレベル準備をす
る。そして各点で検出したレベルにより、入力パルス幅
判別を行う。
【００１１】 ＣＰＴ格納値１０１（ｎ１）・Ｘ ……（１） ＣＰＴ格納値１０１（ｎ１）・Ｙ ……（２） ＣＰＴ格納値１０１（ｎ１）・Ｚ ……（３） この場合はパルス１周期間にレベル検出を３回行う必要
がある。
がある。
【００１２】
【発明が解決しようとする課題】このように上述した従
来のパルス幅判別回路で、二重にパルス変調される信号
をデコードする場合、乗算処理を複数回行わなくてはな
らない。ところが、ＣＲ０レジスタ３に値を設定するた
めに行う一連の処理時間の中で、乗算処理の占める割合
は非常に高く約５０％にも達する。したがって何度も乗
算処理を行うことは、演算回路１０の負担を増大させる
ことになる。通常、演算回路１００はパルス幅判別回路
専用に存在することは稀で、他回路の演算処理も担うこ
とが多い（例えば、パルス幅判別回路を内蔵するマイク
ロコンピュータのＣＰＵなど）。このような場合、演算
回路１００に負担をかけることは、システム全体の処理
効率を下げる結果となってしまう。また、ＣＲ０レジス
タ３に設定する値の書き換えは、ある検出点での検出が
終わってからでなければできないため、ＣＲ０レジスタ
３に値を設定するのに時間がかかってしまうと、パルス
周期が短くなった場合、ＣＲ０レジスタ３への設定が間
に合わなくなる危険性が出てくる。すなわちＸ点でレベ
ル検出を行った後、（２）の演算を実行してＣＲ０レジ
スタ３に結果を設定する前に、パルスのＹ点が過ぎてし
まうことが考えられる。このようになると、正常なパル
ス幅判別は行われなくなる。さらに、ＣＲ０レジスタ３
に値を設定するに時間がかかると、入力パルスのデュー
ティ比の差が小さい場合のパルス幅別も正常に行われな
くなる。
来のパルス幅判別回路で、二重にパルス変調される信号
をデコードする場合、乗算処理を複数回行わなくてはな
らない。ところが、ＣＲ０レジスタ３に値を設定するた
めに行う一連の処理時間の中で、乗算処理の占める割合
は非常に高く約５０％にも達する。したがって何度も乗
算処理を行うことは、演算回路１０の負担を増大させる
ことになる。通常、演算回路１００はパルス幅判別回路
専用に存在することは稀で、他回路の演算処理も担うこ
とが多い（例えば、パルス幅判別回路を内蔵するマイク
ロコンピュータのＣＰＵなど）。このような場合、演算
回路１００に負担をかけることは、システム全体の処理
効率を下げる結果となってしまう。また、ＣＲ０レジス
タ３に設定する値の書き換えは、ある検出点での検出が
終わってからでなければできないため、ＣＲ０レジスタ
３に値を設定するのに時間がかかってしまうと、パルス
周期が短くなった場合、ＣＲ０レジスタ３への設定が間
に合わなくなる危険性が出てくる。すなわちＸ点でレベ
ル検出を行った後、（２）の演算を実行してＣＲ０レジ
スタ３に結果を設定する前に、パルスのＹ点が過ぎてし
まうことが考えられる。このようになると、正常なパル
ス幅判別は行われなくなる。さらに、ＣＲ０レジスタ３
に値を設定するに時間がかかると、入力パルスのデュー
ティ比の差が小さい場合のパルス幅別も正常に行われな
くなる。
【００１３】例えば、ＶＴＲのインデックスサーチはテ
ープの長手方向に記憶されているＣＴＬ信号のデューテ
ィ比を判別するが、サーチモード時は１秒間に約６００
０回近くのパルスが入力してくるため、レベル検出をパ
ルス１周期につき３度行うとすると、１秒間で１８００
０回もレベル検出をする必要がある。パルス幅判別動作
を考えると、まず１周期の３０％点でレベル検出を行
い、次に４５％の点でレベル検出を行う場合、１パルス
の周期は約１６７〔μｓ〕であるため、パルス１５％す
なわち２５〔μｓ〕の間にＣＲ０レジスタ３の値を書き
換えなくてはならない。書き換え処理に費やす時間は、
約１０〔μｓ〕程度であり、余裕が少ない。そのうえ演
算回路１０は前述したとおりパルス幅判別回路専用でな
いため、他の処理を実行している場合もあり、その場合
はＣＲ０レジスタ３の設定値生成が待たされることにな
る。このようにＣＲ０レジスタ３の書き換えを１パルス
の間に３度も実行レベル検出点に間に合わせるのは、大
変困難でありまた誤動作の危険性も高いのである。
ープの長手方向に記憶されているＣＴＬ信号のデューテ
ィ比を判別するが、サーチモード時は１秒間に約６００
０回近くのパルスが入力してくるため、レベル検出をパ
ルス１周期につき３度行うとすると、１秒間で１８００
０回もレベル検出をする必要がある。パルス幅判別動作
を考えると、まず１周期の３０％点でレベル検出を行
い、次に４５％の点でレベル検出を行う場合、１パルス
の周期は約１６７〔μｓ〕であるため、パルス１５％す
なわち２５〔μｓ〕の間にＣＲ０レジスタ３の値を書き
換えなくてはならない。書き換え処理に費やす時間は、
約１０〔μｓ〕程度であり、余裕が少ない。そのうえ演
算回路１０は前述したとおりパルス幅判別回路専用でな
いため、他の処理を実行している場合もあり、その場合
はＣＲ０レジスタ３の設定値生成が待たされることにな
る。このようにＣＲ０レジスタ３の書き換えを１パルス
の間に３度も実行レベル検出点に間に合わせるのは、大
変困難でありまた誤動作の危険性も高いのである。
【００１４】したがって、１度値を設定すれば、パルス
１周期の間にＣＲ０格納値１０を書き換えなくてよ良い
パルス幅判別回路が必要になる。
１周期の間にＣＲ０格納値１０を書き換えなくてよ良い
パルス幅判別回路が必要になる。
【００１５】このように、従来のパルス幅判別回路では
周期が変化しかつ二重にパルス変調されているパルスの
パルス幅を判別する場合、入力信号のレベル検出点を指
定するレジスタ（ＣＲ０レジスタ３）の値を書き換える
ために、演算回路１００が乗算を３回も実行する必要が
あり、演算回路１００への負担が大きくなるという欠点
があった。また、乗算処理はデータ転送処理などに比べ
処理時間がかかるため入力パルス周期が短くなった場合
や、判別するパルスのデューティ比の差が小さい場合、
レベル検出点を指令するレジスタへの設定が次のレベル
検出点に間に合わず、正常なパルス幅判別が行われない
という欠点があった。
周期が変化しかつ二重にパルス変調されているパルスの
パルス幅を判別する場合、入力信号のレベル検出点を指
定するレジスタ（ＣＲ０レジスタ３）の値を書き換える
ために、演算回路１００が乗算を３回も実行する必要が
あり、演算回路１００への負担が大きくなるという欠点
があった。また、乗算処理はデータ転送処理などに比べ
処理時間がかかるため入力パルス周期が短くなった場合
や、判別するパルスのデューティ比の差が小さい場合、
レベル検出点を指令するレジスタへの設定が次のレベル
検出点に間に合わず、正常なパルス幅判別が行われない
という欠点があった。
【００１６】そこで本発明は、レベル検出時点を指定す
るレジスタへ値へ設定するための乗算処理を少なくし
て、パルスの周期が短くなった場合のパルス幅判別やデ
ューティ比の差が小さいパルスのパルス幅判別を正常に
行うことを課題とする。
るレジスタへ値へ設定するための乗算処理を少なくし
て、パルスの周期が短くなった場合のパルス幅判別やデ
ューティ比の差が小さいパルスのパルス幅判別を正常に
行うことを課題とする。
【００１７】
【課題を解決するための手段】本発明は、カウンタ若し
くはコンペアレジスタを複数設けることにより、または
カウンタとコンペアレジスタと共に複数設けることによ
り、パルス１周期の間にコンペアレジスタの格納値を書
きかえることなくパルス幅判別を行えることを特徴とす
る。すなわち、カウンタを複数設ける場合には、複数の
カウンタがそれぞれ異なるカウントクロックを計数し、
これら複数のカウンタのカウント値とコンペアレジスタ
の格納値とをそれぞれ比較することにより、複数の検出
点での検出が必要であってもパルス１周期の間にコンペ
アレジスタの格納値を書きかえる必要がなくなる。一
方、コンペアレジスタを複数設ける場合には、これら複
数のコンペアレジスタの数だけ演算回路で演算を行い、
カウンタのカウント値とこれら複数のコンペアレジスタ
の格納値とをそれぞれ比較することにより、同様にパル
ス１周期の間にコンペアレジスタの格納値を書きかえる
必要がなくなる。
くはコンペアレジスタを複数設けることにより、または
カウンタとコンペアレジスタと共に複数設けることによ
り、パルス１周期の間にコンペアレジスタの格納値を書
きかえることなくパルス幅判別を行えることを特徴とす
る。すなわち、カウンタを複数設ける場合には、複数の
カウンタがそれぞれ異なるカウントクロックを計数し、
これら複数のカウンタのカウント値とコンペアレジスタ
の格納値とをそれぞれ比較することにより、複数の検出
点での検出が必要であってもパルス１周期の間にコンペ
アレジスタの格納値を書きかえる必要がなくなる。一
方、コンペアレジスタを複数設ける場合には、これら複
数のコンペアレジスタの数だけ演算回路で演算を行い、
カウンタのカウント値とこれら複数のコンペアレジスタ
の格納値とをそれぞれ比較することにより、同様にパル
ス１周期の間にコンペアレジスタの格納値を書きかえる
必要がなくなる。
【００１８】
【実施例】本実施例のパルス幅判別回路は、従来のパル
ス幅判別回路に対し異なるカウントクロックでカウント
アップするタイマとレベル検出点を指定するレジスタを
設け、二重にパルス変調されたパルスが含んでいる２種
類のデータを、１種類ごとに別々の回路でパルス幅判別
するようにしたものである。すなわち、図８の入力パル
スがもつデータのうち、データＡまたはデータＢの判別
と、データＩまたデータＩＩの判別とを独立に行うよう
に構成したものである。
ス幅判別回路に対し異なるカウントクロックでカウント
アップするタイマとレベル検出点を指定するレジスタを
設け、二重にパルス変調されたパルスが含んでいる２種
類のデータを、１種類ごとに別々の回路でパルス幅判別
するようにしたものである。すなわち、図８の入力パル
スがもつデータのうち、データＡまたはデータＢの判別
と、データＩまたデータＩＩの判別とを独立に行うよう
に構成したものである。
【００１９】図１は第１実施例のパルス幅判別回路のブ
ロック図である。図１は図７の従来例のブロック図に対
し、カウンタＺ５１と、コンペアレジスタ５３（以下Ｃ
Ｒ１レジスタという）と比較器２４，３４と、ラッチ回
路２６，３６を追加し、さらに演算回路１００に定数レ
ジスタ１１２を追加した演算回路１１０を追加したもの
である。
ロック図である。図１は図７の従来例のブロック図に対
し、カウンタＺ５１と、コンペアレジスタ５３（以下Ｃ
Ｒ１レジスタという）と比較器２４，３４と、ラッチ回
路２６，３６を追加し、さらに演算回路１００に定数レ
ジスタ１１２を追加した演算回路１１０を追加したもの
である。
【００２０】カウントクロックｆ’５８の周波数はカウ
ントクロックｆ８の２倍の周波数である。カウンタＺ５
１はエッジ検出信号１４でクリアされ、カウントクロッ
クｆ’５８によりカウントアップするカウンタで、カウ
ント値５９を比較器３４に出力する。ＣＲ１レジスタ５
３は演算回路１１０から出力するＣＲ１設定値１０３を
格納し、格納値をＣＲ１格納値２０として比較器２４と
３４に出力する。ＣＲ１設定値１０３はＣＰＴ格納値１
０１と定数レジスタ１１２との乗算結果である。比較器
２４はカウント値９とＣＲ１格納値２０を比較し、一致
すると一致信号２１を出力する。比較器３４はカウント
値５９とＣＲ１格納値２０を比較し、一致すると一致信
号３１を出力する。ラッチ回路２６は一致信号２１が出
力すると、入力信号１３のレベルをラッチしラッチデー
タ２２として出力する。ラッチ回路３６は一致信号３１
が出力すると、入力信号１３のレベルをラッチしラッチ
データ３２として出力する。それ以外は従来例と同じで
あるので説明を省略する。
ントクロックｆ８の２倍の周波数である。カウンタＺ５
１はエッジ検出信号１４でクリアされ、カウントクロッ
クｆ’５８によりカウントアップするカウンタで、カウ
ント値５９を比較器３４に出力する。ＣＲ１レジスタ５
３は演算回路１１０から出力するＣＲ１設定値１０３を
格納し、格納値をＣＲ１格納値２０として比較器２４と
３４に出力する。ＣＲ１設定値１０３はＣＰＴ格納値１
０１と定数レジスタ１１２との乗算結果である。比較器
２４はカウント値９とＣＲ１格納値２０を比較し、一致
すると一致信号２１を出力する。比較器３４はカウント
値５９とＣＲ１格納値２０を比較し、一致すると一致信
号３１を出力する。ラッチ回路２６は一致信号２１が出
力すると、入力信号１３のレベルをラッチしラッチデー
タ２２として出力する。ラッチ回路３６は一致信号３１
が出力すると、入力信号１３のレベルをラッチしラッチ
データ３２として出力する。それ以外は従来例と同じで
あるので説明を省略する。
【００２１】次に動作を説明する。入力パルスが含んで
いるデータＡかＢの判別については、従来例と同じ回路
および方法を用いて行う（一重にパルス変調されたパル
スのデコード方法）ので、説明を省略する。データＩか
ＩＩかの判別動作を図２，図８を用いて説明する。デー
タＩかデータＩＩを判別するには、パルス１周期の３０
〜３５％（以下、第一の期間と記す）と６０〜６５％
（以下、第二の期間と記す）の２区間で、入力パルスの
レベルを検出すれば良いが、本発明では乗算処理を減ら
すため、この２つのレベル検出点を１つのレジスタで指
定できるような構成にした。すなわち、ＣＲ１レジスタ
５３の格納値２０を２つのカウンタ（カウンタ１とカウ
ンタＺ５１）のカウント値（カウント値９とカウント値
５９）と比較する。ここでカウンタＺ５１のカンウント
クロックｆ’５８をカウントクロックｆ８の２倍に決め
たのは、パルス１周期に対してレベルを検出すべき第一
の期間３０〜３５％の位置が、第二の期間６０〜６５％
の位置の約２分の１だからである。ＣＲ１レジスタ５３
には、パルス周期を示すＣＰＴ格納値１０１に定数レジ
スタ１１２の値を乗算した結果を格納する。定数レジス
タ１１２には、６３％点（第二の期間の中央）でレベル
検出を行うために、あらかじめ０．６３を設定してお
く。この場合、カウント値９がＣＲ１格納値２０（ｎ１
・０６３）と一致する時刻は、パルス１周期の６３％点
であり、この一致点でレベルを検出すればデータＡ−Ｉ
とデータＡ−ＩＩの判別ができる。一方カウント値９の
２倍の速さでカウントするカウント値５９は、その半分
３１．５％点でＣＲ１格納値２０と一致する。３１．５
％点は第一の期間の中央であるため、この一致点レベレ
を検出すればデータＢ−ＩとデータＢ−ＩＩの判別がで
きる。以上のように設定しておくと、ＣＲ１格納値２０
ははじめにカンウント値５９と一致し、比較値３４が一
致信号３１を出力して、ラッチ回路３６が入力信号１３
をレベルをラッチする。次にカウント値９と一致し、比
較器２４が一致信号２１を出力して、ラッチ回路２６が
入力信号１３のレベレをラッチする。そして各ラッチデ
ータ１２，２２，３２の値から入力パルスの判別結果を
得る。図２の場合はラッチデータ１２，２２，３２がそ
れぞれ“Ｌ”，“Ｌ”，“Ｈ”であるので、図３より入
力パルスはデータＡかつデータＩＩを示していることが
わかる。
いるデータＡかＢの判別については、従来例と同じ回路
および方法を用いて行う（一重にパルス変調されたパル
スのデコード方法）ので、説明を省略する。データＩか
ＩＩかの判別動作を図２，図８を用いて説明する。デー
タＩかデータＩＩを判別するには、パルス１周期の３０
〜３５％（以下、第一の期間と記す）と６０〜６５％
（以下、第二の期間と記す）の２区間で、入力パルスの
レベルを検出すれば良いが、本発明では乗算処理を減ら
すため、この２つのレベル検出点を１つのレジスタで指
定できるような構成にした。すなわち、ＣＲ１レジスタ
５３の格納値２０を２つのカウンタ（カウンタ１とカウ
ンタＺ５１）のカウント値（カウント値９とカウント値
５９）と比較する。ここでカウンタＺ５１のカンウント
クロックｆ’５８をカウントクロックｆ８の２倍に決め
たのは、パルス１周期に対してレベルを検出すべき第一
の期間３０〜３５％の位置が、第二の期間６０〜６５％
の位置の約２分の１だからである。ＣＲ１レジスタ５３
には、パルス周期を示すＣＰＴ格納値１０１に定数レジ
スタ１１２の値を乗算した結果を格納する。定数レジス
タ１１２には、６３％点（第二の期間の中央）でレベル
検出を行うために、あらかじめ０．６３を設定してお
く。この場合、カウント値９がＣＲ１格納値２０（ｎ１
・０６３）と一致する時刻は、パルス１周期の６３％点
であり、この一致点でレベルを検出すればデータＡ−Ｉ
とデータＡ−ＩＩの判別ができる。一方カウント値９の
２倍の速さでカウントするカウント値５９は、その半分
３１．５％点でＣＲ１格納値２０と一致する。３１．５
％点は第一の期間の中央であるため、この一致点レベレ
を検出すればデータＢ−ＩとデータＢ−ＩＩの判別がで
きる。以上のように設定しておくと、ＣＲ１格納値２０
ははじめにカンウント値５９と一致し、比較値３４が一
致信号３１を出力して、ラッチ回路３６が入力信号１３
をレベルをラッチする。次にカウント値９と一致し、比
較器２４が一致信号２１を出力して、ラッチ回路２６が
入力信号１３のレベレをラッチする。そして各ラッチデ
ータ１２，２２，３２の値から入力パルスの判別結果を
得る。図２の場合はラッチデータ１２，２２，３２がそ
れぞれ“Ｌ”，“Ｌ”，“Ｈ”であるので、図３より入
力パルスはデータＡかつデータＩＩを示していることが
わかる。
【００２２】このように、本発明のパルス幅判別回路で
はデータＡであるかデータＢであるかの判別をＣＲ０レ
ジスタ３への一回の設定では行ない、データＩであるか
データＩＩであるかの判別をＣＲ１レジスタ５３への１
回の設定だけで行ない、ＣＲ０レジスタ３及びＣＲ１レ
ジスタ５３をパルス１周期の間に書き換える必要がない
ためＣＰＴ格納値１０１が演算回路１１０に入力された
時点で、ＣＰＴ格納値１０１と定数レジスタ１１１及び
定数レジスタ１１２との演算を行える。このため従来例
のようにある検出点から次の検出点までの間にレジスタ
の内容を書きかえる必要がなくなる。
はデータＡであるかデータＢであるかの判別をＣＲ０レ
ジスタ３への一回の設定では行ない、データＩであるか
データＩＩであるかの判別をＣＲ１レジスタ５３への１
回の設定だけで行ない、ＣＲ０レジスタ３及びＣＲ１レ
ジスタ５３をパルス１周期の間に書き換える必要がない
ためＣＰＴ格納値１０１が演算回路１１０に入力された
時点で、ＣＰＴ格納値１０１と定数レジスタ１１１及び
定数レジスタ１１２との演算を行える。このため従来例
のようにある検出点から次の検出点までの間にレジスタ
の内容を書きかえる必要がなくなる。
【００２３】したがって、入力パルスの周期が短くなっ
た場合でも、ＣＲ１レジスタ５３の値の書き換えがレベ
ル検出点に間に合わなくなることがなくなり、データＩ
とデータＩＩの判別を正常に行うことができる。
た場合でも、ＣＲ１レジスタ５３の値の書き換えがレベ
ル検出点に間に合わなくなることがなくなり、データＩ
とデータＩＩの判別を正常に行うことができる。
【００２４】さらに、演算回路１１０が行なうべき演算
回数も２回に減らすことができ、演算回路１１０の負担
も少なくなる。ここではデータＡとＢが３０％と６０％
の例を述べたが、別の値でも判別できる。例えば３０％
と７０％ならばカウントクロックｆ８とカウントクロッ
クｆ’５８の比を３：７に設定すればよい。
回数も２回に減らすことができ、演算回路１１０の負担
も少なくなる。ここではデータＡとＢが３０％と６０％
の例を述べたが、別の値でも判別できる。例えば３０％
と７０％ならばカウントクロックｆ８とカウントクロッ
クｆ’５８の比を３：７に設定すればよい。
【００２５】また、演算回路１１０内の定数レジスタが
ひとつであっても、かかるレジスタにまず０．４５を設
定しておき、これとＣＰＴ格納値１０１との演算を行な
ってＣＲ０レジスタ３に格納した後、、上記定数レジス
タの値を０．６３の書きかえ、同様にＣＰＴ格納値１０
１との演算を行なってＣＲ１レジスタ５３に格納するこ
とによって同様の効果を得ることができる。
ひとつであっても、かかるレジスタにまず０．４５を設
定しておき、これとＣＰＴ格納値１０１との演算を行な
ってＣＲ０レジスタ３に格納した後、、上記定数レジス
タの値を０．６３の書きかえ、同様にＣＰＴ格納値１０
１との演算を行なってＣＲ１レジスタ５３に格納するこ
とによって同様の効果を得ることができる。
【００２６】次に、第一の実施例をさらに発展させ、レ
ベル検出点を指定するレジスタに１回値を設定するだけ
で二重にパルス変調したパルスをデコードする第２の実
施例について説明する。
ベル検出点を指定するレジスタに１回値を設定するだけ
で二重にパルス変調したパルスをデコードする第２の実
施例について説明する。
【００２７】図４は第２の実施例のパルス幅判別回路の
ブロック図である。構成要素を説明すると、図７のパル
ス幅判別回路のブロック図に比べ、カウンタＺ５１と、
カウンタＹ６１と、比較器２４，３４とラッチ回路２
６，３６を追加した。カウンタＺ５１はエッジ検出信号
１４でクリアされ、カウントクロックｆ’５８によりカ
ウントアップするカウンタである。カウンタＹ６１はエ
ッジ検出信号１４でクリアされ、カウントクロックｆ”
６８によりカウントアップするカウンタである。比較器
２４は、ＣＲ０格納値１０とカウンタＹ６１のカウント
値６９とを比較し、一致すると一致信号２１を出力す
る。比較器３４は、ＣＲ０格納値１０とカウンタＺ５１
のカウント値５９とを比較し、一致すると一致信号３１
を出力する。ラッチ回路２６は一致信号２１が出力した
時に入力信号１３のレベルをラッチする。ラッチ回路３
６は一致信号３１が出力した時に入力信号１３のレベル
をラッチする。カウントクロックｆ’５８はカウントク
ロックｆ８の周波数の２倍であり、カウントクロック
ｆ”６８は１．５倍である。定数レジスタ１１１には
０．６３を設定しておく。それ以外は、従来例と同じで
あるので説明を省略する。
ブロック図である。構成要素を説明すると、図７のパル
ス幅判別回路のブロック図に比べ、カウンタＺ５１と、
カウンタＹ６１と、比較器２４，３４とラッチ回路２
６，３６を追加した。カウンタＺ５１はエッジ検出信号
１４でクリアされ、カウントクロックｆ’５８によりカ
ウントアップするカウンタである。カウンタＹ６１はエ
ッジ検出信号１４でクリアされ、カウントクロックｆ”
６８によりカウントアップするカウンタである。比較器
２４は、ＣＲ０格納値１０とカウンタＹ６１のカウント
値６９とを比較し、一致すると一致信号２１を出力す
る。比較器３４は、ＣＲ０格納値１０とカウンタＺ５１
のカウント値５９とを比較し、一致すると一致信号３１
を出力する。ラッチ回路２６は一致信号２１が出力した
時に入力信号１３のレベルをラッチする。ラッチ回路３
６は一致信号３１が出力した時に入力信号１３のレベル
をラッチする。カウントクロックｆ’５８はカウントク
ロックｆ８の周波数の２倍であり、カウントクロック
ｆ”６８は１．５倍である。定数レジスタ１１１には
０．６３を設定しておく。それ以外は、従来例と同じで
あるので説明を省略する。
【００２８】次に、動作を説明する。入力信号１３の立
ち上がりをエッジ検出回路５が検出し、エッジ検出信号
１４によりＣＰＴレジスタ２がカウント値９を格納する
ところまでは、従来例と同じである。演算回路１００は
ＣＰＴ格納値１０１と定数レジスタ１１１の値との乗算
を行い、ＣＲ０設定値１０２としてＣＲ０レジスタ３に
設定する。本実施例ではＣＲ０レジスタ３に１回値を設
定するだけで、３点のレベル検出点を指定する。第一実
施例と同様にカウンタＺ５１のカウントクロックｆ’５
８はカウンタ１のカウントクロックｆ８の２倍であるの
で、比較器３４はパルス１周期の３１．５％点で一致信
号３１を出力し、比較器４は６３％点で一致信号１１を
出力するカウンタ１のカウント値９のＣＲ０格納値１０
との一致がパルス１周期の６３％点で起るように、ＣＲ
０レジスタ３に値を設定したので、カウントクロック周
波数１．５倍であるカウンタＹ６１のカウント値６９と
の一致時刻はパルス１周期の４２％点で起る。カウント
値６９とＣＲ０格納値１０が一致すると、比較器２４が
一致信号２１を出力する。したがって、３１．５％と４
２％と６３％の３点で、それぞれラッチ回路６，２６，
３６が入力信号１３のレべルをラッチし、入力パルスの
パルス幅判別ができる。
ち上がりをエッジ検出回路５が検出し、エッジ検出信号
１４によりＣＰＴレジスタ２がカウント値９を格納する
ところまでは、従来例と同じである。演算回路１００は
ＣＰＴ格納値１０１と定数レジスタ１１１の値との乗算
を行い、ＣＲ０設定値１０２としてＣＲ０レジスタ３に
設定する。本実施例ではＣＲ０レジスタ３に１回値を設
定するだけで、３点のレベル検出点を指定する。第一実
施例と同様にカウンタＺ５１のカウントクロックｆ’５
８はカウンタ１のカウントクロックｆ８の２倍であるの
で、比較器３４はパルス１周期の３１．５％点で一致信
号３１を出力し、比較器４は６３％点で一致信号１１を
出力するカウンタ１のカウント値９のＣＲ０格納値１０
との一致がパルス１周期の６３％点で起るように、ＣＲ
０レジスタ３に値を設定したので、カウントクロック周
波数１．５倍であるカウンタＹ６１のカウント値６９と
の一致時刻はパルス１周期の４２％点で起る。カウント
値６９とＣＲ０格納値１０が一致すると、比較器２４が
一致信号２１を出力する。したがって、３１．５％と４
２％と６３％の３点で、それぞれラッチ回路６，２６，
３６が入力信号１３のレべルをラッチし、入力パルスの
パルス幅判別ができる。
【００２９】このように、レベル検出点を指定するレジ
スタの値と、複数のカウンタのカウント値とを比較する
構成にし、レジスタの格納値とカウント値の一致がレベ
ル検出点に適合するように各タイマのカウントクロック
を設定することにより、１つのレベル検出点指定のレジ
スタに１度値を設定するだけで、パルス１周期の間に書
き換えることなくパルス幅判別が実現できる。
スタの値と、複数のカウンタのカウント値とを比較する
構成にし、レジスタの格納値とカウント値の一致がレベ
ル検出点に適合するように各タイマのカウントクロック
を設定することにより、１つのレベル検出点指定のレジ
スタに１度値を設定するだけで、パルス１周期の間に書
き換えることなくパルス幅判別が実現できる。
【００３０】したがって、入力パルス周期が短くなった
場合でも、ＣＲ０レジスタ３の値の書き換えがレベル検
出点に間に合わなくなることがなくなり、データＡ−
Ｉ，Ａ−ＩＩ，Ｂ−Ｉ，Ｂ−ＩＩの判別を正常に行うこ
とができる。
場合でも、ＣＲ０レジスタ３の値の書き換えがレベル検
出点に間に合わなくなることがなくなり、データＡ−
Ｉ，Ａ−ＩＩ，Ｂ−Ｉ，Ｂ−ＩＩの判別を正常に行うこ
とができる。
【００３１】しかも演算回路１００が行なうべき演算回
数も１回に減らすことができ、演算回路１００の負担は
非常に少なくなる。
数も１回に減らすことができ、演算回路１００の負担は
非常に少なくなる。
【００３２】つづいて本発明の第３の実施例について、
図面を参照して説明する。
図面を参照して説明する。
【００３３】図６は本発明の第３の実施例のパルス幅判
別回路のブロック図である。この回路は、従来例を示す
図７のパルス幅判別回路に比べて、比較器２４，３４
と、ラッチ回路２６，３６と、ＣＲ１レジスタ５３と、
コンペアレジスタ６３（ＣＲ２レジスタという）とを有
する点で異なり、演算回路１００に定数レジスタ１１２
および１１３を追加した演算回路１２０が用いられる。
比較器２４は、ＣＲ１格納値とカウンタ１のカウント値
９とを比較し、一致すると一致信号２１を出力する。比
較器３４は、ＣＲ２格納値とカウンタ１のカウント値９
とを比較し、一致すると一致信号３１を出力する。ラッ
チ回路２６，３６の動作は第１および第２の実施例の場
合と同様である。ＣＲ１レジスタ５３は演算回路１２０
から出力するＣＲ１設定値１０３を格納し、格納値をＣ
Ｒ１格納値２０として比較器２４に出力する。ＣＲ２レ
ジスタ６３は演算回路１２０から出力するＣＲ２設定値
１０４を格納し、格納値をＣＲ２格納値３０として比較
器３４に出力する。その他の点は従来例と同様であるの
で説明を省略する。
別回路のブロック図である。この回路は、従来例を示す
図７のパルス幅判別回路に比べて、比較器２４，３４
と、ラッチ回路２６，３６と、ＣＲ１レジスタ５３と、
コンペアレジスタ６３（ＣＲ２レジスタという）とを有
する点で異なり、演算回路１００に定数レジスタ１１２
および１１３を追加した演算回路１２０が用いられる。
比較器２４は、ＣＲ１格納値とカウンタ１のカウント値
９とを比較し、一致すると一致信号２１を出力する。比
較器３４は、ＣＲ２格納値とカウンタ１のカウント値９
とを比較し、一致すると一致信号３１を出力する。ラッ
チ回路２６，３６の動作は第１および第２の実施例の場
合と同様である。ＣＲ１レジスタ５３は演算回路１２０
から出力するＣＲ１設定値１０３を格納し、格納値をＣ
Ｒ１格納値２０として比較器２４に出力する。ＣＲ２レ
ジスタ６３は演算回路１２０から出力するＣＲ２設定値
１０４を格納し、格納値をＣＲ２格納値３０として比較
器３４に出力する。その他の点は従来例と同様であるの
で説明を省略する。
【００３４】次に動作を説明する。入力信号１３の立ち
上がりをエッジ検出回路５が検出し、エッジ検出信号１
４によりＣＰＴレジスタ２がカウント値９を格納すると
ころまでは従来例と同じである。演算回路１２０はＣＰ
Ｔ格納値１０１と定数レジスタ１１１，１１２および１
１３との乗算を行い、それぞれＣＲ０設定値１０２，Ｃ
Ｒ１設定値１０３およびＣＲ２設定値１０４として、Ｃ
Ｒ０レジスタ３，ＣＲ１レジスタ５３およびＣＲ２レジ
スタ６３にそれぞれ設定する。すなわち、本実施例で
は、連続して３回の演算を演算回路１２０が行い、これ
をそれぞれ３つのレジスタに値を設定している。また定
数レジスタ１１１，１１２および１１３にはそれぞれ
０．３２，０．４５および０．６３が設定されている。
したがって、カウント値９とＣＲ０格納値１０との一致
がパルス１周期の３２％点で起こり、カウント値９とＣ
Ｒ１格納値２０との一致がパルス１周期の４５％点で起
こり、カウント値９とＣＲ２格納値３０との一致がパル
ス１周期の６３％点で起こるため、３２％と４５％と６
３％の３点でそれぞれラッチ回路６，２６，３６が入力
信号１３のレベルをラッチし、入力パルス幅判別ができ
る。
上がりをエッジ検出回路５が検出し、エッジ検出信号１
４によりＣＰＴレジスタ２がカウント値９を格納すると
ころまでは従来例と同じである。演算回路１２０はＣＰ
Ｔ格納値１０１と定数レジスタ１１１，１１２および１
１３との乗算を行い、それぞれＣＲ０設定値１０２，Ｃ
Ｒ１設定値１０３およびＣＲ２設定値１０４として、Ｃ
Ｒ０レジスタ３，ＣＲ１レジスタ５３およびＣＲ２レジ
スタ６３にそれぞれ設定する。すなわち、本実施例で
は、連続して３回の演算を演算回路１２０が行い、これ
をそれぞれ３つのレジスタに値を設定している。また定
数レジスタ１１１，１１２および１１３にはそれぞれ
０．３２，０．４５および０．６３が設定されている。
したがって、カウント値９とＣＲ０格納値１０との一致
がパルス１周期の３２％点で起こり、カウント値９とＣ
Ｒ１格納値２０との一致がパルス１周期の４５％点で起
こり、カウント値９とＣＲ２格納値３０との一致がパル
ス１周期の６３％点で起こるため、３２％と４５％と６
３％の３点でそれぞれラッチ回路６，２６，３６が入力
信号１３のレベルをラッチし、入力パルス幅判別ができ
る。
【００３５】このように、本実施例では、演算回路１２
０の演算結果を格納するレジスタを３つ設けたため、演
算回路１２０の演算回数は従来例と同様、３回行う必要
があるものの、第１の実施例や第２の実施例のように複
数種類のカウントクロックが不必要となり、単一のカウ
ントクロックのみによって第１および第２の実施例と同
様に、ＣＰＴ格納値１０１が演算回路１２０に入力され
た時点でパルス幅の３２％と４５％と６３％に対応する
演算を行うことができ、ある検出点から次の検出点まで
の間にレジスタの内容を書きかえる必要がなくなる。
０の演算結果を格納するレジスタを３つ設けたため、演
算回路１２０の演算回数は従来例と同様、３回行う必要
があるものの、第１の実施例や第２の実施例のように複
数種類のカウントクロックが不必要となり、単一のカウ
ントクロックのみによって第１および第２の実施例と同
様に、ＣＰＴ格納値１０１が演算回路１２０に入力され
た時点でパルス幅の３２％と４５％と６３％に対応する
演算を行うことができ、ある検出点から次の検出点まで
の間にレジスタの内容を書きかえる必要がなくなる。
【００３６】
【発明の効果】以上説明したように本発明のパルス幅判
別回路は、入力パルスのレベルを検出する点を指定する
レジスタの値と、複数のカウントクロックの異なるカウ
ンタのカウント値を比較し、レジスタの値と各カウンタ
のカウント値との一致時刻に入力パルスのレベルをラッ
チすることにより、また、単一のカウントクロックによ
っても、ラッチ回数と同数のレジスタを設けることによ
りレベル検出点を指定するレジスタに１度値を設定する
と、パルス１周期の間にレジスタの値を書き換えること
なく、パルス周期に比例した複数のレベル検出点を得る
ことができる。
別回路は、入力パルスのレベルを検出する点を指定する
レジスタの値と、複数のカウントクロックの異なるカウ
ンタのカウント値を比較し、レジスタの値と各カウンタ
のカウント値との一致時刻に入力パルスのレベルをラッ
チすることにより、また、単一のカウントクロックによ
っても、ラッチ回数と同数のレジスタを設けることによ
りレベル検出点を指定するレジスタに１度値を設定する
と、パルス１周期の間にレジスタの値を書き換えること
なく、パルス周期に比例した複数のレベル検出点を得る
ことができる。
【００３７】したがって、入力パルスの周期が短くなっ
た場合のパルス幅判別や、デューティ比の差が小さいパ
ルスを判別する場合でも、レベル検出点を指定するレジ
スタの設定が、実際のレベル検出時刻に間に合わないと
いうことがなくなり、パルス幅判別が正常に行えるとい
う効果がある。
た場合のパルス幅判別や、デューティ比の差が小さいパ
ルスを判別する場合でも、レベル検出点を指定するレジ
スタの設定が、実際のレベル検出時刻に間に合わないと
いうことがなくなり、パルス幅判別が正常に行えるとい
う効果がある。
【００３８】さらに、複数のカウントクロックを設けた
場合はレジスタに設定する値を生成するための乗算回数
が減少するため、演算回路の負担が軽減されるという効
果がある。
場合はレジスタに設定する値を生成するための乗算回数
が減少するため、演算回路の負担が軽減されるという効
果がある。
【図１】本発明の第１の実施例を示すパルス幅判別回路
のブロック図
のブロック図
【図２】図１のパルス幅判別回路の動作タイミング図
【図３】本発明の第１の実施例のラッチデータと判別結
果の対応表
果の対応表
【図４】本発明の第２の実施例を示すパルス幅判別回路
のブロック図
のブロック図
【図５】図２のパルス幅判別回路の動作タイミング図
【図６】本発明の第３の実施例を示すパルス幅判別回路
のブロック図
のブロック図
【図７】従来例を示すパルス幅判別回路のブロック図
【図８】入力パルスの波形
【図９】図７が示すパルス幅判別回路においてデューテ
ィ比の異なる２種類のデータが入力された場合の動作タ
イミング図
ィ比の異なる２種類のデータが入力された場合の動作タ
イミング図
【図１０】図７が示すパルス幅判別回路においてデュー
ティ比の異なる４種類のデータが入力された場合の動作
タイミング図
ティ比の異なる４種類のデータが入力された場合の動作
タイミング図
１ カウンタ ２ ＣＰＴレジスタ ３ ＣＲ０レジスタ ４，２４，３４ 比較器 ５ エッジ検出回路 ６，２６，３６ ラッチ回路 ７ 入力端子 ８ カウントクロックｆ ９，５９，６９ カウント値 １０ ＣＲ０格納値 １１，２１，３１ 一致信号 １２，２２，３２ ラッチデータ １３ 入力信号 １４ エッジ検出信号 ２０ ＣＲ１格納値 ３０ ＣＲ２格納値 ５１ カウンタＺ ５３ ＣＲ１レジスタ ５８ カウントクロックｆ’ ６１ カウンタＹ ６３ ＣＲ２レジスタ ６８ カウントクロックｆ” １００，１１０，１２０ 演算回路 １０１ ＣＰＴ格納値 １０２ ＣＲ０設定値 １０３ ＣＲ１設定値 １０４ ＣＲ２設定値 １１１，１１２，１１３ 定数レジスタ
Claims (4)
- 【請求項１】 入力信号が第１のレベルから第２のレベ
ルに変化したことを検出して検出信号を発生するエッジ
検出回路と、それぞれ異なるカウントクロックを計数し
前記検出信号により初期化される複数のカウンタと、前
記検出信号に応答して前記複数のカウンタのうちいずれ
かひとつのカウンタのカウント値を格納するキャプチャ
レジスタと、前記キャプチャレジスタの格納値に対し所
定の演算を行う演算回路と、前記演算回路の演算結果を
格納するコンペアレジスタと、前記複数のカウンタのカ
ウント数と前記コンペアレジスタの格納値とをそれぞれ
比較し一致信号を発生する複数の比較器と、前記一致信
号に応答し前記入力信号のレベルをラッチするラッチ回
路とを有することを特徴とするパルス幅判別回路。 - 【請求項２】 前記コンペアレジスタを複数有し、前記
演算回路は前記キャプチャレジスタの格納値に対し複数
の演算を行い、前記複数のコンペアレジスタにはそれぞ
れの演算結果が格納され、前記複数の比較器は前記複数
のカウンタのカウント数と前記複数のコンペアレジスタ
の格納値とをそれぞれ比較し一致信号を発生することを
特徴とする請求項１記載のパルス幅判別回路。 - 【請求項３】 前記複数のカウンタは第１のカウントク
ロックを計数する第１のカウンタと、第２のカウントク
ロックを計数する第２のカウンタとからなり、前記複数
のコンペアレジスタは前記演算回路の第１の演算結果を
格納する第１のコンペアレジスタと、第２の演算結果を
格納する第２のコンペアレジスタとからなり、前記複数
の比較器は前記第１のカウンタのカウント数と前記第１
のコンペアレジスタの格納値とを比較する第１の比較器
と、前記第２のカウンタのカウント数と前記第２のコン
ペアレジスタの格納値とを比較する第２の比較器と、前
記第１のカウンタのカウント数と前記第２のコンペアレ
ジスタの格納値とを比較する第３の比較器とからなるこ
とを特徴とする請求項２記載のパルス幅判別回路。 - 【請求項４】 入力信号が第１のレベルから第２のレベ
ルに変化したことを検出して検出信号を発生するエッジ
検出回路と、カウントクロックを計数し前記検出信号に
より初期化されるカウンタと、前記検出信号に応答して
前記カウンタのカウント値を格納するキャプチャレジス
タと、前記キャプチャレジスタの格納値に対し所定の演
算を複数行う演算回路と、前記演算回路の複数の演算結
果をそれぞれ格納する複数のコンペアレジスタと、前記
カウンタのカウント数と前記複数のコンペアレジスタの
格納値とをそれぞれ比較し一致信号を発生する複数の比
較器と、前記一致信号に応答し前記入力信号のレベルを
ラッチするラッチ回路とを有することを特徴とするパル
ス幅判別回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310527A JP2600598B2 (ja) | 1993-12-10 | 1993-12-10 | パルス幅判別回路 |
| KR1019940033606A KR0137780B1 (ko) | 1993-12-10 | 1994-12-10 | 펄스폭 판별회로 |
| US08/355,301 US5479118A (en) | 1993-12-10 | 1994-12-12 | Pulse width discriminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310527A JP2600598B2 (ja) | 1993-12-10 | 1993-12-10 | パルス幅判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07159463A JPH07159463A (ja) | 1995-06-23 |
| JP2600598B2 true JP2600598B2 (ja) | 1997-04-16 |
Family
ID=18006310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310527A Expired - Fee Related JP2600598B2 (ja) | 1993-12-10 | 1993-12-10 | パルス幅判別回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479118A (ja) |
| JP (1) | JP2600598B2 (ja) |
| KR (1) | KR0137780B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456134B2 (en) | 2000-04-06 | 2002-09-24 | Nec Corporation | Duty cycle discriminating circuit having variable threshold point |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2271232B (en) * | 1992-10-03 | 1997-05-07 | Motorola Inc | Pulse generation/sensing arrangement for use in a microprocessor system |
| JPH11281690A (ja) * | 1998-03-30 | 1999-10-15 | Mitsubishi Electric Corp | パルス幅検証装置及びパルス幅検証方法 |
| EP1137180A1 (de) * | 2000-03-22 | 2001-09-26 | Infineon Technologies AG | Digitales Tiefpassfilter für digitale Signale und Verfahren zur Verarbeitung eines digitalen Signales |
| JP2001281286A (ja) * | 2000-03-30 | 2001-10-10 | Mitsubishi Electric Corp | ゲート発生回路、半導体測定装置、及び半導体測定方法 |
| GB0807625D0 (en) * | 2008-04-25 | 2008-06-04 | Glonav Ltd | Method and system for detecting timing characteristics in a communications system |
| JP2009287977A (ja) * | 2008-05-27 | 2009-12-10 | Toppoly Optoelectronics Corp | 光強度検出装置、そのような装置を備えたディスプレイ装置、光強度検出方法、プログラム及びその記録媒体 |
| JP6314717B2 (ja) * | 2014-07-18 | 2018-04-25 | 株式会社安川電機 | ラダープログラム作成装置、モニタリング装置、コンピュータプログラム及び機器制御装置 |
| EP3641789A4 (en) | 2017-06-22 | 2021-08-11 | Board Of Regents, The University Of Texas System | REGULATORY IMMUNE CELL PRODUCTION PROCESSES AND THEIR USES |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3980960A (en) * | 1975-10-09 | 1976-09-14 | Computer Identics Corporation | Signal width and width ratio determining apparatus |
| US4870665A (en) * | 1988-08-04 | 1989-09-26 | Gte Government Systems Corporation | Digital pulse generator having a programmable pulse width and a pulse repetition interval |
| US5223742A (en) * | 1991-08-14 | 1993-06-29 | Schumacher Mark E | Circuit and method for monitoring a pulse width modulated waveform |
-
1993
- 1993-12-10 JP JP5310527A patent/JP2600598B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-10 KR KR1019940033606A patent/KR0137780B1/ko not_active IP Right Cessation
- 1994-12-12 US US08/355,301 patent/US5479118A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6456134B2 (en) | 2000-04-06 | 2002-09-24 | Nec Corporation | Duty cycle discriminating circuit having variable threshold point |
Also Published As
| Publication number | Publication date |
|---|---|
| US5479118A (en) | 1995-12-26 |
| KR0137780B1 (ko) | 1998-06-15 |
| KR950019747A (ko) | 1995-07-24 |
| JPH07159463A (ja) | 1995-06-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961119 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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