JPH11281690A - パルス幅検証装置及びパルス幅検証方法 - Google Patents

パルス幅検証装置及びパルス幅検証方法

Info

Publication number
JPH11281690A
JPH11281690A JP10084399A JP8439998A JPH11281690A JP H11281690 A JPH11281690 A JP H11281690A JP 10084399 A JP10084399 A JP 10084399A JP 8439998 A JP8439998 A JP 8439998A JP H11281690 A JPH11281690 A JP H11281690A
Authority
JP
Japan
Prior art keywords
signal
pulse width
count
pulse
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10084399A
Other languages
English (en)
Inventor
Yasuki Nishiuchi
泰樹 西内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Engineering Co Ltd, Mitsubishi Electric Corp filed Critical Mitsubishi Electric Engineering Co Ltd
Priority to JP10084399A priority Critical patent/JPH11281690A/ja
Priority to US09/095,798 priority patent/US6072338A/en
Priority to TW087109518A priority patent/TW367413B/zh
Priority to KR1019980039980A priority patent/KR100301981B1/ko
Publication of JPH11281690A publication Critical patent/JPH11281690A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)
  • Dc Digital Transmission (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】 受信信号のパルス幅を計測していたのでは、
長いパルスを計測する場合に長時間掛かり、高速パルス
通信などに対応できない。 【解決手段】 所定のパルス幅の最小値と最大値に対応
するカウント値を予めレジスタに記憶させ、これらの値
を初期値としてダウンカウンタ１０８でダウンカウント
し、アンダーフローが生じるタイミングと検証するパル
ス信号の立ち下がるタイミングとの関係で検証するパル
ス信号のパルス幅が所定のパルス幅内にあるか否かを判
定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、パルス信号のパ
ルス幅が所定の範囲内にあるか否かを検証するためのパ
ルス幅検証装置及びパルス幅検証方法に関するものであ
る。
【０００２】
【従来の技術】例えばシリアル通信においては、従来か
ら、パルス信号の受信処理中、受信したパルス信号のパ
ルス幅をアップカウンタで計測することによって受信信
号が規約に則っているかどうかを検証している。図１３
は、このようなアップカウンタを用いてパルス幅を検証
する従来のパルス幅検証装置の構成を示すブロック図で
ある。
【０００３】図において、１３１は受信した非同期のパ
ルス信号の立ち上がり及び立ち下がりのエッジを検出し
て、このエッジ幅検証装置全体の同期信号であるタイマ
クロックＴＣＫに同期したパルス信号ＥＤＧ，ＥＤＧ
１，ＥＤＧ２として出力するエッジ検出回路、１３２は
パルス幅の計測終了時に計測結果であるアップカウンタ
１３６のカウント値をレジスタ１３４に転送するための
転送制御信号ＴＲＳを、入力されたパルス信号ＥＤＧ及
びＥＤＧ１に基づいて生成してスイッチ１３５に出力す
る転送制御回路、１３３はパルス幅の計測終了時に再計
測開始に備えてアップカウンタ１３６の値を“００”に
クリアする為のクリア信号ＣＬＲを、入力されたパルス
信号ＥＤＧ１及びＥＤＧ２に基づいて生成し、アップカ
ウンタ１３６に出力するカウンタクリア制御回路、１３
４はアップカウンタ１３６のカウント値を格納するレジ
スタ、１３５はアップカウンタ１３６とレジスタ１３４
とを接続あるいは非接続状態とする為のスイッチ、１３
６は計測不能を示すオーバーフロー信号ＯＶＦを出力す
る機能を有する、パルス幅を計測する為のアップカウン
タ、１３７はアップカウンタ１３６がオーバーフロー信
号ＯＶＦを出力したときに割り込み信号ＩＮＴＯＶＦを
出力するＩＮＴＯＶＦ出力回路、１３８は入力されるパ
ルス信号ＥＤＧ及びＥＤＧ２に基づいてパルス幅の計測
終了を示す割り込み信号ＩＮＴＥＤＧを出力するＩＮＴ
ＥＤＧ出力回路、ＲＳＴはリセット信号である。
【０００４】次に動作について説明する。このパルス幅
検証装置に電源が投入されるとリセット信号ＲＳＴが立
ち上がり、パルス幅検証装置全体がリセットされ、アッ
プカウンタ１３６はタイマクロックＴＣＫのパルス数を
アップカウントし始める。また、その他の回路もタイマ
クロックＴＣＫに同期して動作を開始する。
【０００５】図１４はこのパルス幅検証装置の各部の信
号波形を示すタイミングチャートである。以下この図１
４のタイミングチャートをも参照しながら動作を説明す
る。まず、このパルス幅検証装置が受信した、タイマク
ロックＴＣＫに非同期のパルス信号はエッジ検出回路１
３１に入力され、エッジ検出回路１３１から、タイマク
ロックＴＣＫに同期したパルス信号ＥＤＧ、パルス信号
ＥＤＧからタイマクロックＴＣＫの半周期分遅延したパ
ルス信号ＥＤＧ１及び１周期分遅延したパルス信号ＥＤ
Ｇ２として出力される。このパルス信号ＥＤＧ及びＥＤ
Ｇ１は転送制御回路１３２に入力され、両パルス信号Ｅ
ＤＧ及びＥＤＧ１のいずれか一方のみがＨレベルである
ときのみＨレベルとなる転送制御信号ＴＲＳが転送制御
回路１３２で生成され、スイッチ１３５に出力される。
スイッチ１３５は転送制御信号ＴＲＳがＨレベルである
ときのみオンとなる。スイッチ１３５がオンすると、ア
ップカウンタ１３６のカウント値がレジスタ１３４に転
送され格納される。また、同時にパルス信号ＥＤＧ及び
ＥＤＧ２がＩＮＴＥＤＧ出力回路１３８に入力され、両
パルス信号ＥＤＧ及びＥＤＧ２のいずれか一方のみがＨ
レベルであるときのみＬレベルとなる割り込み信号ＩＮ
ＴＥＤＧがＩＮＴＥＤＧ出力回路１３８で生成され出力
される。
【０００６】一方、パルス信号ＥＤＧ１及びＥＤＧ２は
カウンタクリア制御回路１３３に入力され、両パルス信
号ＥＤＧ１及びＥＤＧ２のいずれか一方のみがＨレベル
であるときのみＨレベルとなる、転送制御信号ＴＲＳよ
りタイマクロックＴＣＫの半周期分遅延したクリア信号
ＣＬＲがカウンタクリア制御回路１３３で生成され、ア
ップカウンタ１３６に出力される。アップカウンタ１３
６はこのクリア信号ＣＬＲによりクリアされ、再びカウ
ント値０からカウントし始める。
【０００７】このようにしてパルス信号ＥＤＧの継続す
る間アップカウンタ１３６がタイマクロックＴＣＫをア
ップカウントし、パルス信号ＥＤＧが立ち下がった時点
でスイッチ１３５を介してレジスタ１３４にカウント値
を格納する。このパルス幅検証装置を用いたシステムあ
るいはユーザは、レジスタ１３４に格納されたパルス幅
を表すカウント値をシリアル通信規約等に規定されたパ
ルス幅と比較することにより受信したパルス信号が規約
に則ったパルス幅を有するものであるか否かを判定す
る。
【０００８】アップカウンタ１３６で計測できないよう
な異常に長いパルス幅のパルス信号をこのパルス幅検証
装置が受信した時には、アップカウンタ１３６がオーバ
ーフローを起こし、オーバーフロー信号ＯＶＦをＩＮＴ
ＯＶＦ出力回路１３７に出力する。ＩＮＴＯＶＦ出力回
路１３７では、オーバーフロー信号ＯＶＦの立ち下がり
と同時に立ち下がり、タイマクロックＴＣＫの１周期後
に立ち上がる割り込み信号ＩＮＴＯＶＦを生成して出力
する。この割り込み信号ＩＮＴＯＶＦにより、このパル
ス幅検証装置を用いたシステムあるいはユーザは受信し
た信号が計測不能であることを検知し、この受信信号に
よる以降の処理を停止する等の措置を講じることが出来
る。
【０００９】
【発明が解決しようとする課題】従来のパルス幅検証装
置は以上のように構成されているので、受信信号のパル
ス幅を求めることにより、受信信号が規約に則っている
ことを検証する。しかし、シリアル通信をする場合に重
要なのは、受信信号が規約に則ったパルス幅であるか否
かを知ることであって、パルス幅の値そのものは重要で
はない。いいかえると、この従来のパルス幅検証装置が
出力する割り込み信号ＩＮＴＯＶＦ，ＩＮＴＥＤＧは、
パルス幅の計測不能もしくは計測終了を示す信号である
ので、シリアル通信の受信処理上間接的な信号を出力し
ていると言える。
【００１０】また、近年のシリアル通信の高速化に伴っ
て通信異常に対する処理時間の規約も短時間で処理する
ように定められつつあり、規約で定められた最大パルス
幅以上で大きなパルス幅を有するパルス信号が入力され
ても、アップカウンタの計測能力は、通常、通信規約の
最大パルス幅に対応するカウント値よりはるかに大きい
ので、計測不能を表す割り込み信号ＩＮＴＯＶＦをなか
なか出力せずに長いパルス幅をカウントし続けて、規約
に定められた処理時間を超えてしまい、通信の高速化に
対応できなくなりつつあるという課題があった。
【００１１】なお、特開平７−１５９４６３号公報記載
のパルス幅判別回路は、パルス信号のデューティー比の
判定動作を高速化するために複数個のカウンタを設け、
パルス幅判別の演算処理を簡略化するものであるが、こ
のパルス幅判別回路は判別の対象となるパルスの１周期
を計数しデューティー比判別のための基礎演算データと
している点で、図１３に開示した従来のパルス幅検証装
置と同様に、異常に長い周期のパルス信号が入力された
場合に、高速な対応が不可能であるという課題がある。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、パルス信号のパルス幅を計測しな
くともパルス信号のパルス幅が所定の範囲内にあるか否
かを迅速に検証できるパルス幅検証装置及びパルス幅検
証方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るパルス幅
検証装置は、所定のパルス幅に対応するカウント値を格
納する記憶手段と、該記憶手段に記憶されたカウント値
を初期値としてダウンカウントし、前記初期値をカウン
トし切ったときにアンダーフロー信号を出力するダウン
カウンタと、入力されたパルス信号のパルス幅に対応さ
せて前記ダウンカウンタのダウンカウント期間を制御す
るカウントクロック制御回路と、前記ダウンカウンタの
アンダーフロー信号と前記ダウンカウント期間とに応じ
て前記入力されたパルス信号のパルス幅が前記所定のパ
ルス幅の範囲内にあるか否かを示す信号を出力する出力
回路とを備えたものである。
【００１４】この発明に係るパルス幅検証装置は、記憶
手段が、所定のパルス幅の最大値に対応するカウント値
を記憶するものである。
【００１５】この発明に係るパルス幅検証装置は、記憶
手段が、所定のパルス幅の最小値に対応するカウント値
を更に記憶するものである。
【００１６】この発明に係るパルス幅検証装置は、所定
のパルス幅の最小値に対応するカウント値を格納する第
１のリロードレジスタと、所定のパルス幅の最大値に対
応するカウント値を格納する第２のリロードレジスタ
と、前記第１及び第２のリロードレジスタに格納された
カウント値を初期値としてダウンカウントし、前記初期
値をカウントし切ったときにアンダーフロー信号を出力
するダウンカウンタと、前記第１及び第２のリロードレ
ジスタの前記ダウンカウンタへの接続を切り替えるスイ
ッチと、入力されたパルス信号のパルス幅に対応させて
前記ダウンカウンタのダウンカウント期間を制御するカ
ウントクロック制御回路と、前記ダウンカウンタが前記
第１のリロードレジスタに格納されたカウント値をダウ
ンカウントして前記アンダーフロー信号を出力する以前
に前記カウントクロック制御回路が制御するダウンカウ
ント期間が終了した場合に前記入力されたパルス信号の
パルス幅が前記所定のパルス幅の最小値より小さいこと
を示す信号を出力し、前記ダウンカウンタが前記第１の
リロードレジスタに格納されたカウント値を初期値とし
てダウンカウントして前記アンダーフロー信号を出力し
た後、前記第２のリロードレジスタに格納されたカウン
ト値を初期値としてダウンカウントして前記アンダーフ
ロー信号を出力する以前に前記カウントクロック制御回
路が制御するダウンカウント期間が終了した場合に前記
入力されたパルス信号のパルス幅が前記所定のパルス幅
の範囲内にあることを示す信号を出力し、前記ダウンカ
ウンタが前記第２のリロードレジスタに格納されたカウ
ント値をダウンカウントして前記アンダーフロー信号を
出力する以前に前記カウントクロック制御回路が制御す
るダウンカウント期間が終了した場合に前記入力された
パルス信号のパルス幅が前記所定のパルス幅の最大値よ
り大きいことを示す信号を出力する出力回路を備えたも
のである。
【００１７】この発明に係るパルス幅検証方法は、所定
のパルス幅に対応するカウント値を記憶手段に格納する
ステップと、入力されたパルス信号のパルス幅に対応さ
せてカウントクロックを生成するステップと、前記記憶
手段に記憶されたカウント値を初期値として前記カウン
トクロックをダウンカウントするステップと、前記ダウ
ンカウントによりアンダーフローが生じるタイミングと
前記カウントクロックが生成されている期間とに応じて
前記入力されたパルス信号のパルス幅が前記所定のパル
ス幅の範囲内にあるか否かを示す信号を出力するステッ
プとを備えたものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
パルス幅検証装置の全体的構成を示すブロック図であ
る。図において、１０１は受信した非同期のパルス信号
の立ち上がり及び立ち下がりのエッジを検出して、エッ
ジ幅検証装置全体の同期信号であるタイマクロックＴＣ
Ｋに同期したパルス信号ＥＤＧにして出力するエッジ検
出回路、１０２はダウンカウンタ１０８にダウンカウン
トの初期値をリロードするタイミングを指示するリロー
ド信号ＲＲＤと２組あるリロードレジスタ１０５ａ，１
０５ｂのダウンカウンタ１０８への接続の切り替えを指
示する切り替え信号ＣＨＧとを出力するリロード制御回
路、１０３はダウンカウンタ１０８がダウンカウントす
るためのカウントクロックＣＣＫを出力するカウントク
ロック制御回路、１０４はダウンカウンタ１０８のカウ
ント動作をスタートさせるタイミング信号ＳＴＡＲＴを
出力するとともに、パルス信号ＥＤＧの立ち下がりを示
すパルス終了信号ＦＩＮを出力するタイミング出力回路
である。
【００１９】また、１０５ａはシリアル通信の規約に定
められたパルス信号の最小幅をカウントクロックの値に
換算したカウント値を保持するためのリロードレジスタ
（記憶手段）、１０５ｂはシリアル通信の規約に定めら
れたパルス信号の最大幅をカウントクロックの値に換算
したカウント値を保持するためのリロードレジスタ（記
憶手段）、１０６はリロードレジスタ１０５ａとリロー
ドレジスタ１０５ｂとを切り替えてダウンカウンタ１０
８に接続するためのスイッチ、１０７はリロードレジス
タ１０５ａ又はリロードレジスタ１０５ｂとダウンカウ
ンタ１０８とを接続するためのスイッチ、１０８はカウ
ントクロックＣＣＫが入力されるたびにカウントダウン
してカウント値が“０”になるとアンダーフローしたこ
とを示すアンダーフロー信号ＵＮＦを出力するダウンカ
ウンタである。なお、スイッチ１０６は切り替え信号Ｃ
ＨＧがＬレベルのときにリロードレジスタ１０５ａの側
に接続され、切り替え信号ＣＨＧがＨレベルとのときリ
ロードレジスタ１０５ｂの側に接続される。
【００２０】さらに、１０９は切り替え信号ＣＨＧの立
ち下がりでＨレベルに立ち上がるタイミング信号ＳＴＡ
Ｔ、及び切り替え信号ＣＨＧの立ち上がりでＨレベルに
立ち上がりタイミング信号ＳＴＡＴ及びアンダーフロー
信号ＵＮＦが共にＬレベルのときＬレベルに立ち下がる
タイミング信号ＯＫを出力する割り込み制御回路、１１
０はリロードレジスタ１０５ｂの値をダウンカウンタ１
０８がダウンカウントして、アンダーフロー信号ＵＮＦ
を出力したことを示す割り込み信号ＭＡＸＩＮＴを出力
するＭＡＸＩＮＴ出力回路（出力回路）、１１１はリロ
ードレジスタ１０５ａの値をダウンカウンタ１０８がダ
ウンカウントして、アンダーフロー信号ＵＮＦを出力し
た後に、リロードレジスタ１０５ｂの値をダウンカウン
ト中にパルス信号ＥＤＧの立ち下がりを検出したことを
示す割り込み信号ＯＫＩＮＴを出力するＯＫＩＮＴ出力
回路（出力回路）、１１２はリロードレジスタ１０５ａ
の値をダウンカウンタ１０８がダウンカウント中にパル
ス信号ＥＤＧの立ち下がりを検出したことを示す割り込
み信号ＭＩＮＩＮＴを出力するＭＩＮＩＮＴ出力回路
（出力回路）、ＲＳＴはリセット信号である。
【００２１】図２はリロード制御回路１０２の具体的構
成を示すブロック図である。図において、２０１は入力
されるアンダーフロー信号ＵＮＦとパルス信号ＥＤＧと
に基づいて切り替え信号ＣＨＧを出力するリロードレジ
スタ切り替え制御回路、２０２は入力される遅延パルス
信号ＲＥＤＧ１，ＲＥＤＧ２、アンダーフロー信号ＵＮ
Ｆ及びタイマクロックＴＣＫに基づいてリロード信号Ｒ
ＲＤを出力するリロード信号出力回路、２０３は入力さ
れるパルス信号ＥＤＧを遅延させ、遅延量の異なる２個
の遅延パルス信号ＲＥＤＧ１，ＲＥＤＧ２として出力す
る遅延回路である。なお、切り替え信号ＣＨＧはアンダ
ーフロー信号ＵＮＦの立ち下がり毎にＨレベルとＬレベ
ルとの間で切り替わり、さらにパルス信号ＥＤＧの立ち
下がりに同期して立ち下がる。
【００２２】図３はカウントクロック制御回路１０３の
具体的構成を示すブロック図である。図において、３０
１は入力されるタイミング信号ＳＴＡＲＴ、タイミング
信号ＳＴＯＰ、リセット信号ＲＳＴ及びタイマクロック
ＴＣＫの入力に基づき、カウントクロックＣＣＫを生成
するカウントクロック生成回路、３０２は入力されるタ
イマクロックＴＣＫ、アンダーフロー信号ＵＮＦ、切り
替え信号ＣＨＧ、パルス終了信号ＦＩＮ及びリセット信
号ＲＳＴに基づき、カウントクロックＣＣＫを停止させ
るタイミング信号ＳＴＯＰを出力するＳＴＯＰ信号出力
回路である。
【００２３】図４はタイミング出力回路１０４の具体的
構成を示すブロック図である。図において、４０１は入
力されるパルス信号ＥＤＧ及び遅延パルス信号ＴＥＤＧ
１に基づいてタイミング信号ＳＴＡＲＴを出力するＳＴ
ＡＲＴ信号出力回路、４０２は入力される遅延パルス信
号ＴＥＤＧ１及びＴＥＤＧ２に基づいてパルス終了信号
ＦＩＮを出力するＦＩＮ信号出力回路、４０３は入力さ
れるパルス信号ＥＤＧ及びリセット信号ＲＳＴに基づい
て異なる遅延量の２個の遅延パルス信号ＴＥＤＧ１，Ｔ
ＥＤＧ２を出力する遅延回路である。
【００２４】図５は割り込み制御回路１０９の具体的構
成を示すブロック図である。図において、５０１は入力
される切り替え信号ＣＨＧ及びタイミング信号ＳＴＡＲ
Ｔに基づいてタイミング信号ＳＴＡＴを出力するＳＴＡ
Ｔ信号出力回路、５０２は入力される切り替え信号ＣＨ
Ｇ、アンダーフロー信号ＵＮＦ、タイミング信号ＳＴＡ
Ｔ及びタイミング信号ＳＴＡＲＴに基づいてタイミング
信号ＯＫを出力するＯＫ信号出力回路である。
【００２５】次に動作について説明する。図６はエッジ
検出回路１０１、リロード制御回路１０２、カウントク
ロック制御回路１０３及びタイミング出力回路１０４の
動作を示すタイミングチャートである。まず、この図６
のタイミングチャートを参照しながら図１のパルス幅検
証装置の全体的動作を概観的に説明する。
【００２６】このパルス幅検証装置全体をリセットする
リセット信号ＲＳＴによりパルス幅検証装置がリセット
されると、その後に受信した非同期の入力信号がエッジ
検出回路１０１に入力され、エッジ検出回路１０１から
タイマクロックＴＣＫの立ち下がりエッジに同期したパ
ルス信号ＥＤＧとして出力される。
【００２７】このパルス信号ＥＤＧは、タイミング出力
回路１０４に入力され、遅延回路４０３によって、タイ
マクロックＴＣＫの半周期分遅延した遅延パルス信号Ｔ
ＥＤＧ１、及び遅延パルス信号ＴＥＤＧ１より更にタイ
マクロックＴＣＫの１周期分遅延した遅延パルス信号Ｔ
ＥＤＧ２として出力される。パルス信号ＥＤＧと遅延パ
ルス信号ＴＥＤＧ１とがＳＴＡＲＴ信号出力回路４０１
に入力されると、ＳＴＡＲＴ信号出力回路４０１から、
パルス幅検証動作の開始を示すタイミング信号ＳＴＡＲ
Ｔが出力される。このタイミング信号ＳＴＡＲＴをトリ
ガとして、カウントクロック制御回路１０３のカウント
クロック生成回路３０１よりタイマクロックＴＣＫに同
期したカウントクロックＣＣＫが出力される。また、割
り込み制御回路１０９がパルス幅検証動作を開始する。
さらに、タイミング出力回路１０４のＦＩＮ信号出力回
路４０２からは、遅延パルス信号ＴＥＤＧ１の立ち下が
りに同期して立ち上がり、遅延パルス信号ＴＥＧ２の立
ち下がりに同期して立ち下がるパルス終了信号ＦＩＮが
出力される。
【００２８】一方、リロード制御回路１０２の遅延回路
２０３からは、パルス信号ＥＤＧからタイマクロックＴ
ＣＫの半周期分遅延した遅延パルス信号ＲＥＤＧ１とタ
イマクロックＴＣＫの１周期分遅延した遅延パルス信号
ＲＥＤＧ２とが出力される。これらの遅延パルス信号Ｒ
ＥＤＧ１及びＲＥＤＧ２がリロード信号出力回路２０２
入力されることにより、リロード信号出力回路２０２か
ら、遅延パルス信号ＲＥＤＧ１及びＲＥＤ２のいずれか
一方のみがＨレベルを取っている時、又はアンダーフロ
ー信号ＵＮＦがＬレベルでタイマクロックＴＣＫがＨレ
ベルを取っている時にＨレベルとなるリロード信号ＲＲ
Ｄが出力される。なお、リロード信号ＲＲＤは、Ｈレベ
ルを取っているときであっても、アンダーフロー信号Ｕ
ＮＦが立ち下がるとこれに同期して立ち下がる。リロー
ド信号ＲＲＤがＨレベルとなると、スイッチ１０７がオ
ンして、この時切り替え信号ＣＨＧはＬレベルでスイッ
チ１０６はリロードレジスタ１０５ａ側に接続されてい
るので、リロードレジスタ１０５ａに格納されている値
が、スイッチ１０６及びスイッチ１０７を介して、ダウ
ンカウンタ１０８の初期値としてリロードされ、ダウン
カウンタ１０８は規約で定められた最小パルス幅を検証
するための値からカウントダウンする動作を開始する。
このダウンカウンタ１０８のカウントダウン動作は、カ
ウントクロックＣＣＫをカウントすることによって行わ
れる。
【００２９】ダウンカウンタ１０８がリロードレジスタ
１０５ａからリロードされた初期設定値をカウントダウ
ンし切り、図６に示すようなアンダーフロー信号ＵＮＦ
がダウンカウンタ１０８から出力されると、リロード信
号ＲＲＤは立ち下がり、スイッチ１０７はオフされる。
また、このとき切り替え信号ＣＨＧはＨレベルに立ち上
がり、スイッチ１０６は切り替えられてリロードレジス
タ１０５ｂ側に接続される。なお、図６は説明のための
図であるため、ダウンカウンタ１０８は１個のカウント
クロックＣＣＫをカウントしたのみでアンダーフローす
るように描かれているが、実際にはダウンカウンタ１０
８はもっと多数のカウントクロックＣＣＫをカウントし
た後にアンダーフローする。
【００３０】この状態で次のタイマクロックＴＣＫがＨ
レベルに立ち上がると、リロード信号ＲＲＤは再び立ち
上がり、スイッチ１０７がオンする。これにより、リロ
ードレジスタ１０５ｂに格納されたシリアル通信規約に
定められたパルスの最大幅に対応するカウント値が初期
値としてダウンカウンタ１０８にリロードされる。した
がって、ダウンカウンタ１０８はシリアル通信規約に則
ったパルス最大幅に対応する値からダウンカウントし始
める。
【００３１】図７は、カウントクロック制御回路１０
３、割り込み制御回路１０９、ＭＡＸＩＮＴ出力回路１
１０、ＯＫＩＮＴ出力回路１１１及びＭＩＮＩＮＴ出力
回路１１２の動作を説明するためのタイミングチャート
である。この実施の形態１のパルス幅検証装置の以降の
動作を図７のタイミングチャートを参照しながら説明す
る。
【００３２】ダウンカウンタ１０８がリロードレジスタ
１０５ｂからリロードされた初期値をダウンカウント中
アンダーフローしないうちにパルス信号ＥＤＧが立ち下
がると、タイミング出力回路１０４のＦＩＮ信号出力回
路４０２からパルス終了信号ＦＩＮが出力され、カウン
トクロック制御回路１０３のＳＴＯＰ信号出力回路３０
２、ＯＫＩＮＴ出力回路１１１及びＭＩＮＩＮＴ出力回
路１１２に入力される。なお、図７のタイミングチャー
トではアンダーフロー信号ＵＮＦの立ち上がりと同時に
パルス信号ＥＤＧが立ち下がるように描かれているが、
実際にはアンダーフロー信号ＵＮＦが立ち上がった後に
パルス信号ＥＤＧが立ち下がるものとする。
【００３３】ＳＴＯＰ信号出力回路３０２では、入力さ
れたパルス終了信号ＦＩＮからタイマクロックＴＣＫの
１周期分遅延したタイミング信号ＳＴＯＰを生成してカ
ウントクロック生成回路３０１に出力する。カウントク
ロック生成回路３０１では、このタイミング信号ＳＴＯ
Ｐの入力により、カウントクロックＣＣＫの出力を停止
する。これにより、ダウンカウンタ１０８はカウントク
ロックＣＣＫのカウント動作を停止する。
【００３４】一方、割り込み制御回路１０９のＳＴＡＴ
信号出力回路５０１は、タイミング信号ＳＴＡＲＴによ
りリセットされてＬレベルとなり、切り替え信号ＣＨＧ
の立ち下がりに同期してＨレベルに立ち上がるタイミン
グ信号ＳＴＡＴを、ＯＫ信号出力回路５０２、ＭＡＸＩ
ＮＴ出力回路１１０及びＭＩＮＩＮＴ出力回路１１２に
出力する。ＯＫ信号出力回路５０２は、タイミング信号
ＳＴＡＲＴによりリセットされてＬレベルとなり、切り
替え信号ＣＨＧの立ち上がりに同期してＨレベルに立ち
上がるタイミング信号ＯＫをＯＫＩＮＴ出力回路１１１
及びＭＩＮＩＮＴ出力回路１１２に出力する。
【００３５】ＭＡＸＩＮＴ出力回路１１０は、タイミン
グ信号ＳＴＡＴがＨレベルとなってリロードレジスタ１
０５ｂに格納された初期値をダウンカウンタ１０８がダ
ウンカウントしてアンダーフロー信号ＵＮＦを出力した
ときにＬレベルとなる割り込み信号ＭＡＸＩＮＴを出力
する。すなわち、ダウンカウンタ１０８が規約に則った
最大パルス幅に相当する値を初期値としてダウンカウン
トしてアンダーフローしてもパルス信号ＥＤＧが立ち下
がらない場合に割り込み信号ＭＡＸＩＮＴが出力され、
入力されたパルス信号のパルス幅が規約に定められた最
大値より長いことを表す。図７の場合にはタイミング信
号ＳＴＡＴがＨレベルとなっても、２度目のアンダーフ
ロー信号ＵＮＦが生じる前にパルス信号ＥＤＧが立ち下
がってしまっているため、割り込み信号ＭＡＸＩＮＴは
Ｈレベルを取り続ける。
【００３６】ＯＫＩＮＴ出力回路１１１は、タイミング
信号ＯＫ及びパルス終了信号ＦＩＮの両者がともにＨレ
ベルのときにＬレベルとなる割り込み信号ＯＫＩＮＴを
出力する。すなわち、リロードレジスタ１０５ａに格納
された初期値に基づいてダウンカウンタ１０８がダウン
カウントして１度アンダーフローした後、再度のアンダ
ーフローが起こらないうちにパルス信号ＥＤＧが立ち下
がった場合に、割り込み信号ＯＫＩＮＴが出力される。
この割り込み信号ＯＫＩＮＴの出力により、受信したパ
ルス信号のパルス幅は規約に則ったものであると判別す
ることが出来る。図７に示す場合はまさにこのような場
合である。
【００３７】ＭＩＮＩＮＴ出力回路１１２は、タイミン
グ信号ＳＴＡＴ及びＯＫがいずれもＬレベルであるうち
にパルス終了信号ＦＩＮがＨレベルに立ち上がったとき
にＬレベルに立ち下がる割り込み信号ＭＩＮＩＮＴを出
力する。すなわち、リロードレジスタ１０５ａに格納さ
れた値を初期値としてダウンカウンタ１０８がダウンカ
ウントしていてアンダーフローしないうちにパルス信号
ＥＤＧが立ち下がった場合、割り込み信号ＭＩＮＩＮＴ
が出力されて、入力されたパルス信号のパルス幅が規約
に定められた最小のパルス幅より短いことを表す。図７
の場合にはリロードレジスタ１０５ａに格納された値を
初期値としてダウンカウンタ１０８がダウンカウント
し、パルス信号ＥＤＧが立ち下がらないうちにダウンカ
ウンタ１０８はアンダーフローして切り替え信号ＣＨＧ
が立ち上がってしまっているので、割り込み信号ＭＩＮ
ＩＮＴはＨレベルのままである。
【００３８】次に、ダウンカウンタ１０８がリロードレ
ジスタ１０５ａの値をダウンカウントして、アンダーフ
ロー信号ＵＮＦを出力するまでに、パルス信号ＥＤＧが
立ち下がって割り込み信号ＭＩＮＩＮＴが出力される場
合の動作、ダウンカウンタ１０８がリロードレジスタ１
０５ａの値をダウンカウントして、アンダーフロー信号
ＵＮＦを出力した後、ダウンカウンタ１０８がリロード
レジスタ１０５ｂの値をダウンカウントして、アンダー
フロー信号ＵＮＦを出力するまでの間にパルス信号ＥＤ
Ｇが立ち下がって割り込み信号ＯＫＩＮＴが出力される
場合の動作、ダウンカウンタ１０８がリロードレジスタ
１０５ｂの値をダウンカウントして、パルス信号ＥＤＧ
が立ち下がらないうちにアンダーフロー信号ＵＮＦを出
力して割り込み信号ＭＡＸＩＮＴが出力される場合の動
作の３つの動作を更に詳細に説明する。
【００３９】まず、第三の場合の割り込み信号ＭＡＸＩ
ＮＴが出力される動作について説明する。図８は、この
動作を説明するためのタイミングチャートである。同図
において、前述したように、切り替え信号ＣＨＧは始め
はＬレベルであって、スイッチ１０６はリロードレジス
タ１０５ａの側に接続されており、ダウンカウンタ１０
８はリロードレジスタ１０５ａの格納値ｎを初期値とし
てダウンカウント動作を行う。ダウンカウンタ１０８が
アンダーフローしてアンダーフロー信号ＵＮＦが立ち下
がると、切り替え信号ＣＨＧはＨレベルに変化して、ス
イッチ１０６がリロードレジスタ１０５ｂ側に切り替わ
り、ダウンカウンタ１０８にリロードレジスタ１０５ｂ
に格納されているカウント値ｍがリロードされる。
【００４０】ダウンカウンタ１０８がカウント値ｍを初
期値としてダウンカウントし、二回目のアンダーフロー
を生じ、アンダーフロー信号ＵＮＦが立ち下がると、切
り替え信号ＣＨＧがＬレベルに立ち下がり、これにより
タイミング信号ＳＴＡＴがＨレベルに立ち上がり、タイ
ミング信号ＯＫがＬレベルに立ち下がる。二回目のアン
ダーフロー信号ＵＮＦが立ち下がった時のタイマクロッ
クＴＣＫの立ち上がりに同期してＭＡＸＩＮＴ出力回路
より割り込み信号ＭＡＸＩＮＴのＬレベルパルスが出力
される。この割り込み信号ＭＡＸＩＮＴが出力された
後、ＳＴＯＰ信号出力回路３０２からタイミング信号Ｓ
ＴＯＰが出力され、カウントクロック生成回路３０１か
らのカウントクロックＣＣＫの出力が停止される。これ
によりダウンカウンタ１０８はカウント動作を停止す
る。ただし、実際のシリアル通信の受信としては、やが
て、入力信号が立ち下がりパルス信号ＥＤＧも立ち下が
るはずである。しかし、その変化に対しては、リロード
信号ＲＲＤが出力されるなどの動作はするが、カウント
クロックＣＣＫが停止しているので、割り込み信号を出
力するような意味のある動作はしない。
【００４１】次に第二の場合の割り込み信号ＯＫＩＮＴ
が出力される動作について説明する。図９及び図１０
は、この動作を説明するためのタイミングチャートであ
る。この動作の割り込み信号ＭＡＸＩＮＴを出力する場
合の動作との違いは、２回目のアンダーフロー信号ＵＮ
Ｆが出力される前にパルス信号ＥＤＧが立ち下がること
に応じて生じるものである。図９はアンダーフロー信号
ＵＮＦが立ち下がった直後にパルス信号ＥＤＧが立ち下
がった割り込み信号ＯＫＩＮＴが生じる入力信号の最短
のパルス幅の場合を示し、図１０は２度目のアンダーフ
ロー信号ＵＮＦが生じる直前にパルス信号ＥＤＧが立ち
下がった割り込み信号ＯＫＩＮＴが生じる入力信号の最
長のパルス幅の場合を示す。
【００４２】図９及び図１０において、パルス信号ＥＤ
Ｇが立ち下がることにより、切り替え信号ＣＨＧが立ち
下がる。これにより、タイミング信号ＳＴＡＴが立ち上
がる。この時、アンダーフロー信号ＵＮＦはＨレベルで
あり、タイミング信号ＯＫはＨレベルのままである。ま
た、パルス終了信号ＦＩＮが立ち上がり、これにより割
り込み信号ＯＫＩＮＴが出力される。この割り込み信号
ＯＫＩＮＴを出力した後、カウントクロックＣＣＫは停
止し、ダウンカウンタ１０８のカウント動作が停止す
る。
【００４３】次に第一の場合の割り込み信号ＭＩＮＩＮ
Ｔが出力される動作について説明する。図１１及び図１
２は、この動作を説明するためのタイミングチャートで
ある。この動作の割り込み信号ＯＫＩＮＴを出力する場
合の動作との違いは、切り替え信号ＣＨＧが立ち上がる
前にパルス信号ＥＤＧが立ち下がることに応じて生じ
る。図１２は、リロードレジスタ１０５ａからリロード
された初期値ｎをダウンカウンタ１０８がダウンカウン
トして、アンダーフロー信号ＵＮＦが出力されるタイミ
ングと同時にパルス信号ＥＤＧが立ち下がって割り込み
信号ＭＩＮＩＮＴが生じた場合を示し、図１１は図１２
に示すタイミングよりも早い時点でパルス信号ＥＤＧが
立ち下がって割り込み信号ＭＩＮＩＮＴが生じた場合を
示す。
【００４４】図１１および図１２において、リロードレ
ジスタ１０５ａに格納されたカウント値ｎ初期値として
ダウンカウンタ１０８がダウンカウント動作を行ってい
る最中にパルス信号ＥＤＧが立ち下がるので、パルス信
号ＥＤＧが立ち下がった時点では諸信号の状態はまだ初
期の状態である。よって、この状態の時に出力されたパ
ルス終了信号ＦＩＮを基にＭＩＮＩＮＴ出力回路１１２
では、割り込み信号ＭＩＮＩＮＴを出力する。そして、
カウントクロックＣＣＫを停止させて動作を終了する。
【００４５】なお、ダウンカウンタ１０８としては、シ
リアル通信の規約で定められたパルス信号のパルス幅を
検証するのに必要充分なビット数を備えているものとす
る。また、タイマクロックＴＣＫは、パルス幅を検証す
るのに必要充分な分解能が得られるだけの周波数のクロ
ックであることを前提としている。
【００４６】また、上記実施の形態１では、割り込み信
号ＭＡＸＩＮＴ、ＯＫＩＮＴ及びＭＩＮＩＮＴを出力す
るように構成したが、割り込み信号ＯＫＩＮＴだけを出
力するように構成してもよい。あるいは、割り込み信号
ＭＡＸＩＮＩＴ及びＭＩＮＩＮＴのみを出力するように
構成してもよい。
【００４７】さらに、上記実施の形態１では、割り込み
信号ＭＡＸＩＮＴ、ＯＫＩＮＴ及びＭＩＮＩＮＴを出力
するように構成したが、これらの割り込み信号を出力せ
ずに、状態を示すフラグを立てるように構成してもよ
い。また、シリアル通信の信号の受信回路としては、一
般的にノイズフィルタが備えられているので、規約より
短いパルスを受信することは少ないことから、割り込み
信号ＭＩＮＩＮＴを出力しないように構成してもよい。
【００４８】さらに、上記実施の形態１では、遅延回路
２０３と遅延回路４０３とを別々に設けて構成したが、
一つの回路として設けてもよい。さらに、リロードレジ
スタ１０５ａ及び１０５ｂは、それぞれ１ビットのデー
タを格納するリロードレジスタを複数個設けて複数ビッ
トのデータをそれぞれに格納し、スイッチ１０６及びス
イッチ１０７も複数ビットのデータを同時に切り替えら
れるような構成としてもよい。この場合、ダウンカウン
タ１０８も勿論複数ビットのデータをダウンカウントで
きるものを用いる。
【００４９】以上のように、この実施の形態１によれ
ば、入力されるパルス信号のパルス幅を測定することな
く、パルス幅が所定の範囲内にあるか否かを迅速に検証
することが出来、高速化されたシリアル通信などに適用
できる効果が得られる。
【００５０】
【発明の効果】以上のように、この発明によれば、所定
のパルス幅に対応するカウント値を記憶手段に格納し、
これらのカウント値を初期値としてダウンカウンタでダ
ウンカウントして、このダウンカウンタのアンダーフロ
ー信号とダウンカウント期間とに応じて入力されたパル
ス信号のパルス幅を検証するように構成したので、受信
したパルス信号のパルス幅が所定の範囲内にあるか否か
を迅速に検証することができ、高速なシリアル通信等に
対応することができる効果がある。
【００５１】また、この発明によれば、記憶手段が所定
のパルス幅の最大値に対応するカウント値を記憶するよ
うに構成したので、長すぎるパルス幅のパルス信号の検
証を迅速にできる効果がある。
【００５２】さらに、この発明によれば、記憶手段が所
定のパルス幅の最小値に対応するカウント値を更に記憶
するように構成したので、短すぎるパルス幅のパルス信
号も検証することができる効果がある。
【００５３】さらに、この発明によれば、第１及び第２
のリロードレジスタにそれぞれパルス幅の最小値と最大
値に対応するカウント値を格納し、これらのリロードレ
ジスタをスイッチで切り替えてダウンカウンタに順次接
続し、ダウンカウンタのダウンカウント期間とアンダー
フロー信号の出力されるタイミングの関係により入力さ
れるパルス信号のパルス幅が所定の範囲内にあるか否か
検証するように構成したので、簡単な構成で、安価に、
受信したパルス信号のパルス幅が所定の範囲内にあるか
否かを迅速に検証することができ、高速なシリアル通信
等に対応することができる効果がある。
【００５４】さらに、この発明によれば、所定のパルス
幅に対応するカウント値を記憶手段に格納し、この格納
された値を初期値としてダウンカウントし、その結果ア
ンダーフローするタイミングとカウントクロックが生成
されている期間とに応じて入力されたパルス信号のパル
ス幅が所定の範囲内にあるか否かを検証するように構成
したので、迅速にパルス幅の検証を行うことが出来、高
速なシリアル通信等に対応することができる効果があ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるパルス幅検証
装置の全体的構成を示すブロック図である。
【図２】 実施の形態１のパルス幅検証装置のリロード
制御回路の具体的構成を示すブロック図である。
【図３】 実施の形態１のパルス幅検証装置のカウント
クロック制御回路の具体的構成を示すブロック図であ
る。
【図４】 実施の形態１のパルス幅検証装置のタイミン
グ出力回路の具体的構成を示すブロック図である。
【図５】 実施の形態１のパルス幅検証装置の割り込み
制御回路の具体的構成を示すブロック図である。
【図６】 実施の形態１のパルス幅検証装置のエッジ検
出回路、リロード制御回路、カウントクロック制御回路
及びタイミング出力回路の動作を示すタイミングチャー
トである。
【図７】 実施の形態１のパルス幅検証装置のカウント
クロック制御回路、割り込み制御回路、ＭＡＸＩＮＴ出
力回路、ＯＫＩＮＴ出力回路及びＭＩＮＩＮＴ出力回路
の動作を説明するためのタイミングチャートである。
【図８】 実施の形態１のパルス幅検証装置の割り込み
信号ＭＡＸＩＮＴが出力される動作を説明するためのタ
イミングチャートである。
【図９】 実施の形態１のパルス幅検証装置の割り込み
信号ＯＫＩＮＴが出力される動作動作を説明するための
タイミングチャートである。
【図１０】 実施の形態１のパルス幅検証装置の割り込
み信号ＯＫＩＮＴが出力される動作を説明するためのタ
イミングチャートである。
【図１１】 実施の形態１のパルス幅検証装置の割り込
み信号ＭＩＮＩＮＴが出力される動作を説明するための
タイミングチャートである。
【図１２】 実施の形態１のパルス幅検証装置の割り込
み信号ＭＩＮＩＮＴが出力される動作を説明するための
タイミングチャートである。
【図１３】 従来のパルス幅検証装置の構成を示すブロ
ック図である。
【図１４】 図１３のパルス幅検証装置の各部の信号波
形を示すタイミングチャートである。
【符号の説明】
１０３ カウントクロック制御回路、１０５ａ，１０５
ｂ リロードレジスタ（記憶手段）、１０６ スイッ
チ、１０８ ダウンカウンタ、１１０ ＭＡＸＩＮＴ出
力回路（出力回路）、１１１ ＯＫＩＮＴ出力回路（出
力回路）、１１２ＭＩＮＩＮＴ出力回路（出力回路）。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 所定のパルス幅に対応するカウント値を
    格納する記憶手段と、 該記憶手段に記憶されたカウント値を初期値としてダウ
    ンカウントし、前記初期値をカウントし切ったときにア
    ンダーフロー信号を出力するダウンカウンタと、 入力されたパルス信号のパルス幅に対応させて前記ダウ
    ンカウンタのダウンカウント期間を制御するカウントク
    ロック制御回路と、 前記ダウンカウンタのアンダーフロー信号と前記ダウン
    カウント期間とに応じて前記入力されたパルス信号のパ
    ルス幅が前記所定のパルス幅の範囲内にあるか否かを示
    す信号を出力する出力回路とを備えたパルス幅検証装
    置。
  2. 【請求項２】 記憶手段は、所定のパルス幅の最大値に
    対応するカウント値を記憶することを特徴とする請求項
    １記載のパルス幅検証装置。
  3. 【請求項３】 記憶手段は、所定のパルス幅の最小値に
    対応するカウント値を更に記憶することを特徴とする請
    求項２記載のパルス幅検証装置。
  4. 【請求項４】 所定のパルス幅の最小値に対応するカウ
    ント値を格納する第１のリロードレジスタと、 所定のパルス幅の最大値に対応するカウント値を格納す
    る第２のリロードレジスタと、 前記第１及び第２のリロードレジスタに格納されたカウ
    ント値を初期値としてダウンカウントし、前記初期値を
    カウントし切ったときにアンダーフロー信号を出力する
    するダウンカウンタと、 前記第１及び第２のリロードレジスタの前記ダウンカウ
    ンタへの接続を切り替えるスイッチと、 入力されたパルス信号のパルス幅に対応させて前記ダウ
    ンカウンタのダウンカウント期間を制御するカウントク
    ロック制御回路と、 前記ダウンカウンタが前記第１のリロードレジスタに格
    納されたカウント値をダウンカウントして前記アンダー
    フロー信号を出力する以前に前記カウントクロック制御
    回路が制御するダウンカウント期間が終了した場合に前
    記入力されたパルス信号のパルス幅が前記所定のパルス
    幅の最小値より小さいことを示す信号を出力し、前記ダ
    ウンカウンタが前記第１のリロードレジスタに格納され
    たカウント値を初期値としてダウンカウントして前記ア
    ンダーフロー信号を出力した後、前記第２のリロードレ
    ジスタに格納されたカウント値を初期値としてダウンカ
    ウントして前記アンダーフロー信号を出力する以前に前
    記カウントクロック制御回路が制御するダウンカウント
    期間が終了した場合に前記入力されたパルス信号のパル
    ス幅が前記所定のパルス幅の範囲内にあることを示す信
    号を出力し、前記ダウンカウンタが前記第２のリロード
    レジスタに格納されたカウント値をダウンカウントして
    前記アンダーフロー信号を出力する以前に前記カウント
    クロック制御回路が制御するダウンカウント期間が終了
    した場合に前記入力されたパルス信号のパルス幅が前記
    所定のパルス幅の最大値より大きいことを示す信号を出
    力する出力回路を備えたパルス幅検証装置。
  5. 【請求項５】 所定のパルス幅に対応するカウント値を
    記憶手段に格納するステップと、 入力されたパルス信号のパルス幅に対応させてカウント
    クロックを生成するステップと、 前記記憶手段に記憶されたカウント値を初期値として前
    記カウントクロックをダウンカウントするステップと、 前記ダウンカウントによりアンダーフローが生じるタイ
    ミングと前記カウントクロックが生成されている期間と
    に応じて前記入力されたパルス信号のパルス幅が前記所
    定のパルス幅の範囲内にあるか否かを示す信号を出力す
    るステップとを備えたパルス幅検証方法。
JP10084399A 1998-03-30 1998-03-30 パルス幅検証装置及びパルス幅検証方法 Pending JPH11281690A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10084399A JPH11281690A (ja) 1998-03-30 1998-03-30 パルス幅検証装置及びパルス幅検証方法
US09/095,798 US6072338A (en) 1998-03-30 1998-06-11 Method of and device for determining pulse width
TW087109518A TW367413B (en) 1998-03-30 1998-06-15 Pulse bandwidth detection apparatus and pulse bandwidth detection method
KR1019980039980A KR100301981B1 (ko) 1998-03-30 1998-09-25 펄스폭검증장치및펄스폭검증방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10084399A JPH11281690A (ja) 1998-03-30 1998-03-30 パルス幅検証装置及びパルス幅検証方法

Publications (1)

Publication Number Publication Date
JPH11281690A true JPH11281690A (ja) 1999-10-15

Family

ID=13829509

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10084399A Pending JPH11281690A (ja) 1998-03-30 1998-03-30 パルス幅検証装置及びパルス幅検証方法

Country Status (4)

Country Link
US (1) US6072338A (ja)
JP (1) JPH11281690A (ja)
KR (1) KR100301981B1 (ja)
TW (1) TW367413B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7733248B2 (en) * 2008-09-18 2010-06-08 Fairchild Semiconductor Corporation Measuring and regenerating a variable pulse width
US8643514B1 (en) * 2012-08-28 2014-02-04 Texas Instruments Incorporated Method for decoding data

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039936A (en) * 1976-04-05 1977-08-02 International Business Machines Corporation Interleaved magnetoresistive displacement transducers
US4864434A (en) * 1985-11-20 1989-09-05 Magnetic Peripherals Inc. Method for writing a tri-phase servo pattern which provides information for positioning the transducers of a magnetic storage device
US4982109A (en) * 1989-10-04 1991-01-01 Westinghouse Electric Corp. Circuit and method for measuring the duration of a selected pulse in a pulse train
US5198740A (en) * 1989-10-04 1993-03-30 University Of Utah Research Foundation Sliding contact mechanical/electrical displacement transducer
KR950007267B1 (ko) * 1990-10-16 1995-07-07 삼성전자주식회사 리모콘신호의 펄스폭 측정회로
US5239474A (en) * 1990-11-20 1993-08-24 Hughes Aircraft Company Dipole moment detection and localization
GB2271232B (en) * 1992-10-03 1997-05-07 Motorola Inc Pulse generation/sensing arrangement for use in a microprocessor system
US5351028A (en) * 1993-06-14 1994-09-27 Honeywell Inc. Magnetoresistive proximity sensor
JP2600598B2 (ja) * 1993-12-10 1997-04-16 日本電気株式会社 パルス幅判別回路
US5545985A (en) * 1994-03-16 1996-08-13 Campbell; Peter Magnetoresistive position sensor including an encoder wherein the magnetization extends greater than 0.5 times the pole pitch below the surface
US5589769A (en) * 1994-09-30 1996-12-31 Honeywell Inc. Position detection apparatus including a circuit for receiving a plurality of output signal values and fitting the output signal values to a curve
KR100220672B1 (ko) * 1994-10-31 1999-09-15 전주범 병렬구조를 갖는 시간간격 측정기

Also Published As

Publication number Publication date
KR19990076511A (ko) 1999-10-15
US6072338A (en) 2000-06-06
KR100301981B1 (ko) 2001-09-06
TW367413B (en) 1999-08-21

Similar Documents

Publication Publication Date Title
JPS62151053A (ja) ノイズ除去回路
TWI407696B (zh) 非同步乒乓計數器
US7852777B2 (en) Network hardware device
US5206888A (en) Start-stop synchronous communication speed detecting apparatus
JPH11281690A (ja) パルス幅検証装置及びパルス幅検証方法
KR100347557B1 (ko) 펄스신호발생장치 및 펄스신호발생방법
JP3832733B2 (ja) ポーリング装置および通信装置
JPH0846603A (ja) 信号断監視回路および信号周期検出回路
JP3132657B2 (ja) クロック切替回路
JP2001168853A (ja) 調歩同期式シリアルデータ転送装置のデータ受信回路
JP2538762B2 (ja) クロック断検出回路
JP2821438B2 (ja) マイクロコンピュータ
JP2004029947A (ja) クロック生成装置及びオーディオデータ処理装置
JPH11355110A (ja) クロック異常検出回路
KR0157484B1 (ko) 호환성을 가지는 페이드 단계 뮤팅회로
JPH11163958A (ja) 通信制御装置
JP2621772B2 (ja) シリアル伝送装置
JPH07212413A (ja) 非同期データの受信回路
JP2914321B2 (ja) 異常検出回路
KR100431748B1 (ko) 수직 동기신호 검출기
JP2008166922A (ja) 極性判定装置及び方法並びに極性設定装置
JPH09134294A (ja) 割り込み制御回路
JPH0529955A (ja) 符号誤り検出装置
JP2000055958A (ja) デューティ比判定回路及びデューティ比判定方法
JPH04255098A (ja) 分周回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050317

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060314

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20060410

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20071214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080415

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080819