KR100301981B1

KR100301981B1 - 펄스폭검증장치및펄스폭검증방법

Info

Publication number: KR100301981B1
Application number: KR1019980039980A
Authority: KR
Inventors: 다이키 니시우치
Original assignee: 야마우치 아쓰시; 미쓰비시 덴끼 엔지니어링 가부시키가이샤; 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-03-30
Filing date: 1998-09-25
Publication date: 2001-09-06
Also published as: TW367413B; JPH11281690A; KR19990076511A; US6072338A

Abstract

종래, 수신 신호의 펄스 폭을 계측하고 있었을 때에는, 긴 펄스를 계측하는 경우 오랜 시간이 소요되어 고속 펄스 통신 등에 대응할 수 없었다.

펄스 폭의 소정 범위의 최소값과 최대값에 대응하는 2개의 초기 카운트값을 미리 2개의 레지스터에 기억시키고, 이들 값을 초기값으로 하여 다운카운터(108)에서 다운카운트한 다음, 언더플로우가 발생한 타이밍과 검증하는 펄스 신호가 하강하는 타이밍의 시간적인 관계에 근거하여 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를 판정한다.

Description

펄스 폭 검증 장치 및 펄스 폭 검증 방법{METHOD OF AND DEVICE FOR DETERMINING PULSE WIDTH}

본 발명은 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를 검증하기 위한 펄스 폭 검증 장치 및 펄스 폭 검증 방법에 관한 것이다.

예를 들어, 종래부터 시리얼 통신에 있어서는, 펄스 신호의 수신 처리중에, 수신한 펄스 신호의 펄스 폭을 업카운터로 계측함으로써 수신 신호가 규약(protocol)을 따르고 있는지 여부에 대해 검증하고 있다. 도 13은 이러한 업카운터를 이용하여 펄스 폭을 검증하는 종래의 펄스 폭 검증 장치의 구성을 나타내는 블럭도이다.

도면에 있어서, (131)은 수신한 비동기 펄스 신호의 상승 및 하강 에지를 검출하여, 이 에지폭 검증 장치 전체의 동기 신호인 타이머 클럭 TCK에 동기한 펄스 신호 EDG, EDG1, EDG2로서 출력하는 에지 검출 회로, (132)는 펄스 폭의 계측 종료시에 계측 결과인 업카운터(136)의 카운트값을 레지스터(134)에 전송하기 위한 전송 제어 신호 TRS를, 입력된 펄스 신호 EDG 및 EDG1에 근거하여 생성해 스위치(135)로 출력하는 전송 제어 회로, (133)은 펄스 폭의 계측 종료시에 재계측 개시에 대비하여 업카운터(136)의 값을 "00"으로 클리어(clear)하기 위한 클리어 신호 CLR를, 입력된 펄스 신호 EDG1 및 EDG2에 근거하여 생성해 업카운터(136)로 출력하는 카운터 클리어 제어 회로, (134)는 업카운터(136)의 카운트값을 저장하는 레지스터, (135)는 업카운터(136)와 레지스터(134)를 접속 혹은 비접속 상태로 하기 위한 스위치, (136)은 계측 불능을 나타내는 오버플로우 신호 OVF를 출력하는 기능을 갖는, 펄스 폭을 계측하기 위한 업카운터, (137)은 업카운터(136)가 오버플로우 신호 OVF를 출력했을 때에 인터럽트 신호 INTOVF를 출력하는 INTOVF 출력 회로, (138)은 입력되는 펄스 신호 EDG 및 EDG2에 근거하여 펄스 폭의 계측 종료를 나타내는 인터럽트 신호 INTEDG를 출력하는 INTEDG 출력 회로, RST는 리세트 신호이다.

다음에 동작에 대하여 설명한다.

이 펄스 폭 검증 장치에 전원이 투입되면, 리세트 신호 RST가 상승하여 펄스 폭 검증 장치 전체가 리세트되고, 업카운터(136)는 타이머 클럭 TCK의 펄스수를 업카운트하기 시작한다. 또한, 그 밖의 회로도 타이머 클럭 TCK에 동기하여 동작을 개시한다.

도 14는 이 펄스 폭 검증 장치의 각 부분에 있어서의 신호 파형을 나타내는 타이밍차트이다. 이하, 이 도 14의 타이밍차트를 참조하면서 동작을 설명한다.

우선, 이 펄스 폭 검증 장치가 수신한, 타이머 클럭 TCK에 동기하지 않은 펄스 신호는, 에지 검출 회로(131)에 입력된 다음, 이 에지 검출 회로(131)로부터, 타이머 클럭 TCK에 동기한 펄스 신호 EDG, 펄스 신호 EDG로부터 타이머 클럭 TCK의 반(半)주기분만큼 지연된 펄스 신호 EDG1 및 1주기분만큼 지연된 펄스 신호 EDG2로서 출력된다. 이 펄스 신호 EDG 및 EDG1은 전송 제어 회로(132)로 입력되고, 양 펄스 신호 EDG 및 EDG1 중 어느 한쪽만이 H 레벨일 때에만 H 레벨로 되는 전송 제어 신호 TRS가 전송 제어 회로(132)에서 생성되어 스위치(135)로 출력된다. 스위치(135)는 전송 제어 신호 TRS가 H 레벨일 때에만 온 상태(turn on)로 된다. 스위치(135)가 온 상태로 되면, 업카운터(136)의 카운트값이 레지스터(134)에 전송되어 저장된다. 또한, 이와 동시에 펄스 신호 EDG 및 EDG2가 INTEDG 출력 회로(138)에 입력되고, 양 펄스 신호 EDG 및 EDG2 중 어느 한쪽만이 H 레벨일 때에만 L 레벨로 되는 인터럽트 신호 INTEDG가 INTEDG 출력 회로(138)에서 생성되어 출력된다.

한편, 펄스 신호 EDG1 및 EDG2는 카운터 클리어 제어 회로(133)에 입력되고, 양 펄스 신호 EDG1 및 EDG2 중 어느 한쪽만이 H 레벨일 때에만 H 레벨로 되는, 전송 제어 신호 TRS보다 타이머 클럭 TCK의 반주기분만큼 지연된 클리어 신호 CLR이 카운터 클리어 제어 회로(133)에서 생성되어 업카운터(136)로 출력된다. 업카운터(136)는 이 클리어 신호 CLR에 의해 클리어되어, 카운트값 0으로부터 다시 카운트되기 시작한다.

이렇게 하여 펄스 신호 EDG가 계속되는 동안 업카운터(136)가 타이머 클럭 TCK를 업카운트하여, 펄스 신호 EDG가 하강한 시점에서 스위치(135)를 거쳐 레지스터(134)에 카운트값을 저장한다. 이 펄스 폭 검증 장치를 이용한 시스템 혹은 사용자는, 레지스터(134)에 저장된 펄스 폭을 나타내는 카운트값을 시리얼 통신 규약 등에 규정된 펄스 폭과 비교함으로써, 수신한 펄스 신호가 규약에 따른 펄스 폭을 갖는 것인지 여부를 판정한다.

업카운터(136)에서 계측할 수 없을 만큼 이상적(異常的)으로 긴 펄스 폭을 가진 펄스 신호를 이 펄스 폭 검증 장치가 수신했을 때에는, 업카운터(136)가 오버플로우를 일으켜 오버플로우 신호 OVF를 INTOVF 출력 회로(137)에 출력한다.

INTOVF 출력 회로(137)에서는, 오버플로우 신호 OVF의 하강에 동기하여 하강하고, 타이머 클럭 TCK의 1주기 후에 상승하는 인터럽트 신호 INTOVF를 생성해 출력한다. 이 인터럽트 신호 INTOVF에 의해, 이 펄스 폭 검증 장치를 이용한 시스템 혹은 사용자는 수신한 신호가 계측 불가능하다는 것을 검지하고, 이 수신 신호에 의한 이후의 처리를 정지하는 등의 조치를 강구할 수 있다.

종래의 펄스 폭 검증 장치는 이상과 같이 구성되어 있기 때문에, 수신 신호의 펄스 폭을 구함으로써, 수신 신호가 규약에 따르고 있다는 것을 검증한다. 그러나, 시리얼 통신을 수행하는 경우에 있어서 중요한 것은, 수신 신호가 규약에 따른 펄스 폭인지 여부를 검증하는 것이지, 펄스 폭의 값 그 자체는 중요하지 않다. 바꾸어 말하면, 이러한 종래의 펄스 폭 검증 장치가 출력하는 인터럽트 신호 INTOVF, INTEDG는 펄스 폭의 계측 불능 또는 계측 종료를 나타내는 신호이기 때문에, 시리얼 통신의 수신 처리상 간접적인 신호를 출력하고 있다고 할 수 있다.

또한, 최근의 시리얼 통신의 고속화에 따라 통신 이상에 대한 처리 시간의 규약도 단시간내에 처리하도록 규정되어 있는 반면, 업카운터의 계측 능력은 통상, 통신 규약의 최대 펄스 폭에 대응하는 카운트값보다 훨씬 크기 때문에, 그 최대 펄스 폭 이상의 펄스 폭을 갖는 펄스 신호가 입력될 경우 계측 불능을 나타내는 인터럽트 신호 INTOVF를 출력하지 않고 긴 펄스 폭을 계속 카운트하여, 규약에 규정된 처리 시간을 초과하게 되고, 이에 따라 통신의 고속화에 대응할 수 없게 된다고 하는 문제가 있었다.

또한, 일본 특허 공개 평성 제 7-159463 호 공보에 기재된 펄스 폭 판별 회로는, 펄스 신호의 듀티비(the duty cycle)의 판정 동작을 고속화하기 위하여 복수개의 카운터를 마련함으로써 펄스 폭 판별의 연산 처리를 간략화하는 것인데, 이 펄스 폭 판별 회로는 판별의 대상으로 되는 펄스의 1주기를 계수하여 이를 듀티비 판별을 위한 기초 연산 데이터로 하기 때문에, 도 13에 나타낸 종래의 펄스 폭 검증 장치와 마찬가지로 지나치게 긴 주기의 펄스 신호가 입력된 경우, 고속 대응이 불가능하다고 하는 문제가 있었다.

본 발명의 목적은 상기한 바와 같은 문제를 해결하기 위해 이루어진 것으로, 펄스 신호의 펄스 폭을 계측하지 않더라도 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를 신속히 검증할 수 있는 펄스 폭 검증 장치 및 펄스 폭 검증 방법을 얻는 것이다.

도 1은 본 발명의 실시예 1에 의한 펄스 폭 검증 장치의 전체적 구성을 나타내는 블럭도,

도 2는 실시예 1의 펄스 폭 검증 장치의 리로드 제어 회로의 구체적 구성을 나타내는 블럭도,

도 3은 실시예 1의 펄스 폭 검증 장치의 카운트 클럭 제어 회로의 구체적 구성을 나타내는 블럭도,

도 4는 실시예 1의 펄스 폭 검증 장치의 타이밍 출력 회로의 구체적 구성을 나타내는 블럭도,

도 5는 실시예 1의 펄스 폭 검증 장치의 인터럽트 제어 회로의 구체적 구성을 나타내는 블럭도,

도 6은 실시예 1의 펄스 폭 검증 장치의 에지 검출 회로, 리로드 제어 회로, 카운트 클럭 제어 회로 및 타이밍 출력 회로의 동작을 나타내는 타이밍차트,

도 7은 실시예 1의 펄스 폭 검증 장치의 카운트 클럭 제어 회로, 인터럽트 제어 회로, MAXINT 출력 회로, OKINT 출력 회로 및 MININT 출력 회로의 동작을 설명하기 위한 타이밍차트,

도 8은 실시예 1의 펄스 폭 검증 장치의 인터럽트 신호 MAXINT가 출력되는 동작을 설명하기 위한 타이밍차트,

도 9는 실시예 1의 펄스 폭 검증 장치의 인터럽트 신호 OKINT가 출력되는 동작을 설명하기 위한 타이밍차트,

도 10은 실시예 1의 펄스 폭 검증 장치의 인터럽트 신호 OKINT가 출력되는 동작을 설명하기 위한 타이밍차트,

도 11은 실시예 1의 펄스 폭 검증 장치의 인터럽트 신호 MININT가 출력되는 동작을 설명하기 위한 타이밍차트,

도 12는 실시예 1의 펄스 폭 검증 장치의 인터럽트 신호 MININT가 출력되는 동작을 설명하기 위한 타이밍차트,

도 13은 종래의 펄스 폭 검증 장치의 구성을 나타내는 블럭도,

도 14는 도 13의 펄스 폭 검증 장치 각 부분의 신호 파형을 나타내는 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

103 : 카운트 클럭 제어 회로 105a, 105b : 리로드 레지스터

106 : 다운카운터 108 : 스위치

110 : MAXINT 출력 회로 111 : OKINT 출력 회로

112 : MININT 출력 회로

본 발명에 따른 펄스 폭 검증 장치는 소정의 펄스 폭에 대응하고 있는 적어도 1개의 초기 카운트값을 저장하는 기억 수단과, 상기 기억 수단에 기억된 상기 초기 카운트값으로부터 언더플로우할 때까지 다운카운트하는 다운카운터 수단과, 입력된 펄스 신호의 펄스 폭에 대응시켜 상기 다운카운터 수단의 다운카운트하는 기간을 설정하는 제어 수단과, 상기 다운카운터 수단이 언더플로우하는 타이밍과 상기 제어 수단이 설정하는 상기 기간 사이의 시간적인 관계에 따라 상기 입력된펄스 신호의 펄스 폭이 상기 소정의 펄스 폭보다 작은지 여부를 검증하는 검증 수단을 구비한 것이다.

본 발명에 따른 펄스 폭 검증 장치는 제 1 및 제 2 초기 카운트값을 저장하는 기억 수단과, 상기 기억 수단에 기억된 상기 제 1 초기 카운트값으로부터 언더플로우할 때까지 다운카운트하여, 상기 언더플로우가 일어난 후 또는 상기 제 1 초기 카운트값으로부터의 다운카운트 개시와 동시에 상기 제 2 초기 카운트값으로부터 재차 언더플로우할 때까지의 다운카운트를 개시하는 다운카운터 수단과, 입력된 펄스 신호의 펄스 폭에 대응시켜 상기 다운카운터 수단이 다운카운트하는 기간을 설정하는 제어 수단과, 상기 다운카운터 수단이 언더플로우하는 타이밍과 상기 제어 수단이 설정하는 상기 기간 사이의 시간적인 관계에 따라 입력된 상기 펄스 신호의 펄스 폭이 제 1 펄스 폭으로부터 제 2 펄스 폭까지의 소정의 범위내에 있는지 여부를 검증하는 검증 수단을 구비한 것이다.

본 발명에 따른 펄스 폭 검증 방법은 소정의 펄스 폭에 대응하고 있는 적어도 1개의 초기 카운트값을 기억하는 단계와, 입력된 펄스 신호의 펄스 폭에 대응하는 시간동안 카운트 클럭을 생성하는 단계와, 상기 초기 카운트값으로부터 상기 카운트 클럭을 다운카운트하는 단계와, 상기 다운카운트 단계에서 언더플로우가 발생하는 타이밍과 상기 카운트 클럭이 생성되어 있는 상기 기간 사이의 시간적인 관계에 따라 상기 입력된 펄스 신호의 펄스 폭이 상기 소정의 펄스 폭보다 작은지 여부를 검증하는 단계를 구비한 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

이하, 본 발명의 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 펄스 폭 검증 장치의 전체적 구성을 나타내는 블럭도이다. 도면에 있어서, (101)은 수신한 비동기 펄스 신호의 상승 및 하강 에지를 검출하여, 펄스 폭 검증 장치 전체의 동기 신호인 타이머 클럭 TCK에 동기한 펄스 신호 EDG로서 출력하는 에지 검출 회로, (102)는 다운카운터(108)에 다운카운트의 초기값을 리로드(reload)하는 타이밍을 지시하는 리로드 신호 RRD와 2조(組)의 리로드 레지스터(105a, 105b)의 다운카운터(108)로의 접속 전환을 지시하는 전환 신호 CHG를 출력하는 리로드 제어 회로, (103)은 다운카운터(108)가 다운카운트하기 위한 카운트 클럭 CCK를 출력하는 카운트 클럭 제어 회로, (104)는 다운카운터(108)의 카운트 동작을 개시시키는 타이밍 신호 START를 출력함과 동시에, 펄스 신호 EDG의 하강을 나타내는 펄스 종료 신호 FIN을 출력하는 타이밍 출력 회로이다.

또한, (105a)는 시리얼 통신의 규약에 정해진 최소 펄스 폭에 상당하는 카운트 클럭 펄스의 수를 나타내고 있는 제 1 초기 카운트값을 유지하기 위한 리로드 레지스터, (105b)는 시리얼 통신의 규약에 정해진 최대 펄스 폭과 최소 펄스 폭의차에 상당하는 카운트 클럭 펄스의 수를 나타내고 있는 제 2 초기 카운트값을 유지하기 위한 리로드 레지스터, (106)은 리로드 레지스터(105a)와 리로드 레지스터(105b)를 전환하여 다운카운터(108)에 접속하기 위한 스위치, (107)은 리로드 레지스터(105a) 또는 리로드 레지스터(105b)에 접속하는 스위치(106)와 다운카운터(108)를 접속하기 위한 스위치, (108)은 카운트 클럭 CCK가 입력될 때마다 카운트다운하여 카운트값이 "0"으로 되었을 때 언더플로우한 것을 나타내는 언더플로우 신호 UNF를 출력하는 다운카운터이다. 또한, 스위치(106)는 전환 신호 CHG가 L 레벨일 때 리로드 레지스터(105a)측에 접속되고, 전환 신호 CHG가 H 레벨일 때 리로드 레지스터(105b)측에 접속된다.

또한, (109)는 전환 신호 CHG의 하강시에 H 레벨로 상승하는 타이밍 신호 STAT와, 전환 신호 CHG의 상승시에 H 레벨로 상승하고, 타이밍 신호 STAT 및 언더플로우 신호 UNF가 모두 L 레벨일 때 L 레벨로 하강하는 타이밍 신호 OK를 출력하는 인터럽트 제어 회로, (110)은 리로드 레지스터(105b)의 값을 다운카운터(108)가 다운카운트하여, 언더플로우 신호 UNF를 출력한 것을 나타내는 인터럽트 신호 MAXINT를 출력하는 MAXINT 출력 회로, (111)은 리로드 레지스터(105a)의 값을 다운카운터(108)가 다운카운트하여, 언더플로우 신호 UNF를 출력한 후에, 리로드 레지스터(105b)의 값을 다운카운트하는 중에 펄스 신호 EDG의 하강을 검출한 것을 나타내는 인터럽트 신호 OKINT를 출력하는 OKINT 출력 회로, (112)는 다운카운터(108)가 리로드 레지스터(105a)의 값을 다운카운트하는 중에 펄스 신호 EDG의 하강을 검출한 것을 나타내는 인터럽트 신호 MININT를 출력하는 MININT 출력 회로, RST는 리세트 신호이다.

도 2는 리로드 제어 회로(102)의 구체적 구성을 나타내는 블럭도이다. 도면에 있어서, (201)은 입력되는 언더플로우 신호 UNF와 펄스 신호 EDG에 근거하여 전환 신호 CHG를 출력하는 리로드 레지스터 전환 제어 회로, (203)은 입력되는 펄스 신호 EDG를 지연시켜, 지연량이 서로 다른 2개의 지연 펄스 신호 REDG1, REDG2로서 출력하는 지연 회로, (202)는 입력되는 지연 펄스 신호 REDG1, REDG2, 언더플로우 신호 UNF 및 타이머 클럭 TCK에 근거하여 리로드 신호 RRD를 출력하는 리로드 신호 출력 회로이다. 또한, 전환 신호 CHG는 언더플로우 신호 UNF의 하강시마다 H 레벨과 L 레벨 사이에서 전환되고, 또한 펄스 신호 EDG의 하강에 동기하여 하강한다.

도 3은 카운트 클럭 제어 회로(103)의 구체적 구성을 나타내는 블럭도이다.

도면에 있어서, (301)은 입력되는 타이밍 신호 START, 타이밍 신호 STOP, 리세트 신호 RST 및 타이머 클럭 TCK의 입력에 근거하여 카운트 클럭 CCK를 생성하는 카운트 클럭 생성 회로, (302)는 입력되는 타이머 클럭 TCK, 언더플로우 신호 UNF, 전환 신호 CHG, 펄스 종료 신호 FIN 및 리세트 신호 RST에 근거하여 카운트 클럭 CCK를 정지시키는 타이밍 신호 STOP를 출력하는 STOP 신호 출력 회로이다.

도 4는 타이밍 출력 회로(104)의 구체적 구성을 나타내는 블럭도이다. 도면에 있어서, (401)은 입력되는 펄스 신호 EDG 및 지연 펄스 신호 TEDG1에 근거하여 타이밍 신호 START를 출력하는 START 신호 출력 회로, (403)은 입력되는 펄스 신호 EDG 및 리세트 신호 RST에 근거하여 지연량이 서로 다른 2개의 지연 펄스 신호 TEDG1, TEDG2를 출력하는 지연 회로, (402)는 입력되는 지연 펄스 신호 TEDG1 및TEDG2에 근거하여 펄스 종료 신호 FIN을 출력하는 FIN 신호 출력 회로이다.

도 5는 인터럽트 제어 회로(109)의 구체적 구성을 나타내는 블럭도이다. 도면에 있어서, (501)은 입력되는 전환 신호 CHG 및 타이밍 신호 START에 근거하여 타이밍 신호 STAT를 출력하는 STAT 신호 출력 회로, (502)는 입력되는 전환 신호 CHG, 언더플로우 신호 UNF, 타이밍 신호 STAT 및 타이밍 신호 START에 근거하여 타이밍 신호 OK를 출력하는 OK 신호 출력 회로이다.

다음에 동작에 대하여 설명한다.

도 6은 에지 검출 회로(101), 리로드 제어 회로(102), 카운트 클럭 제어 회로(103) 및 타이밍 출력 회로(104)의 동작을 나타내는 타이밍차트이다. 우선, 도 6의 타이밍차트를 참조하면서 도 1의 펄스 폭 검증 장치의 전체적 동작을 개관적으로 설명한다.

이 펄스 폭 검증 장치 전체를 리세트하는 리세트 신호 RST에 의해 펄스 폭 검증 장치가 리세트되면, 그 후 수신한 비동기 입력 신호가 에지 검출 회로(101)에 입력되어, 에지 검출 회로(101)로부터 타이머 클럭 TCK의 하강 에지에 동기한 펄스 신호 EDG로서 출력된다.

이 펄스 신호 EDG는 타이밍 출력 회로(104)에 입력되어, 지연 회로(403)에 의해 타이머 클럭 TCK의 반주기분만큼 지연된 지연 펄스 신호 TEDG1과, 지연 펄스 신호 TEDG1보다 타이머 클럭 TCK의 1주기분만큼 더 지연된 지연 펄스 신호 TEDG2로서 출력된다. 펄스 신호 EDG와 지연 펄스 신호 TEDG1이 START 신호 출력 회로(401)에 입력되면, START 신호 출력 회로(401)로부터 펄스 폭 검증 동작 개시를 나타내는 타이밍 신호 START가 출력된다. 이 타이밍 신호 START를 트리거로 하여, 카운트 클럭 제어 회로(103)의 카운트 클럭 생성 회로(301)로부터 타이머 클럭 TCK에 동기한 카운트 클럭 CCK가 출력된다. 또한, 인터럽트 제어 회로(109)가 펄스 폭 검증 동작을 개시한다. 또한, 타이밍 출력 회로(104)의 FIN 신호 출력 회로(402)로부터는, 지연 펄스 신호 TEDG1의 하강에 동기하여 상승하고, 지연 펄스 신호 TEDG2의 하강에 동기하여 하강하는 펄스 종료 신호 FIN이 출력된다.

한편, 리로드 제어 회로(102)의 지연 회로(203)로부터는, 펄스 신호 EDG로부터 타이머 클럭 TCK의 반주기분 지연된 지연 펄스 신호 REDG1과 타이머 클럭 TCK의 1주기분 지연된 지연 펄스 신호 REDG2가 출력된다. 이들 지연 펄스 신호 REDG1 및 REDG2가 리로드 신호 출력 회로(202)에 입력됨에 따라, 리로드 신호 출력 회로(202)로부터 지연 펄스 신호 REDG1 및 REDG2 중 어느 한쪽만이 H 레벨을 취하고 있을 때, 또는 언더플로우 신호 UNF가 L 레벨이고, 타이머 클럭 TCK가 H 레벨을 취하고 있을 때에 H 레벨로 되는 리로드 신호 RRD가 출력된다. 또한, 리로드 신호 RRD는 H 레벨을 취하고 있을 때에도 언더플로우 신호 UNF가 하강하면 이것에 동기하여 하강한다. 리로드 신호 RRD가 H 레벨로 되면 스위치(107)가 온 상태로 되는데, 이 때 전환 신호 CHG는 L 레벨이고, 스위치(106)는 리로드 레지스터(105a)측에 접속되어 있기 때문에, 리로드 레지스터(105a)에 저장되어 있는 값이 스위치(106) 및 스위치(107)를 거쳐 다운카운터(108)의 초기값으로서 리로드되고, 다운카운터(108)는 규약으로 정해진 최소 펄스 폭에 상당하는 제 1 초기 카운트값으로부터 카운트다운하는 동작을 개시한다. 이 다운카운터(108)의 카운트다운 동작은 카운트 클럭 CCK를 카운트함으로써 실행된다.

다운카운터(108)가 리로드 레지스터(105a)로부터 리로드된 제 1 초기 카운트값을 카운트다운하여, 도 6에 도시한 바와 같은 언더플로우 신호 UNF가 다운카운터(108)로부터 출력되면, 리로드 신호 RRD는 하강하고, 스위치(107)는 오프된다. 또한, 이 때 전환 신호 CHG는 H 레벨로 상승하고, 스위치(106)는 전환되어 리로드 레지스터(105b)측에 접속된다. 또한, 도 6은 설명을 위한 도면으로서, 다운카운터(108)는 1개의 카운트 클럭 CCK를 카운트한 것만으로 언더플로우하는 것으로 도시되어 있지만, 실제로는 다운카운터(108)는 더 많은 수의 카운트 클럭 CCK를 카운트한 후에 언더플로우한다.

이 상태에서 다음 타이머 클럭 TCK가 H 레벨로 상승하면, 리로드 신호 RRD는 다시 상승하여, 스위치(107)가 온 상태로 된다. 이에 따라, 리로드 레지스터(105b)에 저장된 시리얼 통신 규약에 정해진 최대 펄스 폭과 최소 펄스 폭의 차에 대응하는 제 2 초기 카운트값이 다운카운터(108)에 리로드된다. 따라서, 다운카운터(108)는 시리얼 통신 규약에 따른 최대 펄스 폭과 최소 펄스 폭의 차에 대응하는 값으로부터 다운카운트하기 시작한다.

도 7은 카운트 클럭 제어 회로(103), 인터럽트 제어 회로(109), MAXINT 출력 회로(110), OKINT 출력 회로(111) 및 MININT 출력 회로(112)의 동작을 설명하기 위한 타이밍차트이다. 이 실시예 1의 펄스 폭 검증 장치의 이후 동작을 도 7의 타이밍차트를 참조하면서 설명한다.

다운카운터(108)가 리로드 레지스터(105b)로부터 리로드된 초기값을 다운카운트하는 기간중 언더플로우하지 않은 기간 동안에 펄스 신호 EDG가 하강하면, 타이밍 출력 회로(104)의 FIN 신호 출력 회로(402)로부터 펄스 종료 신호 FIN이 출력되고, 카운트 클럭 제어 회로(103)의 STOP 신호 출력 회로(302), OKINT 출력 회로(111) 및 MININT 출력 회로(112)에 입력된다. 또한, 도 7의 타이밍차트에서는 언더플로우 신호 UNF의 상승과 동시에 펄스 신호 EDG가 하강하는 것으로 도시되어 있지만, 실제로는 언더플로우 신호 UNF가 상승한 후에 펄스 신호 EDG가 하강하는 것으로 한다.

STOP 신호 출력 회로(302)에서는, 입력된 펄스 종료 신호 FIN로부터 타이머 클럭 TCK의 1 주기분만큼 지연된 타이밍 신호 STOP를 생성하여 카운트 클럭 생성 회로(301)에 출력한다. 카운트 클럭 생성 회로(301)에서는, 이 타이밍 신호 STOP의 입력에 의해 카운트 클럭 CCK의 출력을 정지시킨다. 이에 따라, 다운카운터(108)는 카운트 클럭 CCK의 카운트 동작을 정지시킨다.

한편, 인터럽트 제어 회로(109)의 STAT 신호 출력 회로(501)는, 타이밍 신호 START에 의해 리세트되어 L 레벨로 되고, 전환 신호 CHG의 하강에 동기하여 H 레벨로 상승하는 타이밍 신호 STAT를 생성하여, OK 신호 출력 회로(502), MAXINT 출력 회로(110) 및 MININT 출력 회로(112)에 출력한다. OK 신호 출력 회로(502)는, 타이밍 신호 START에 의해 리세트되어 L 레벨로 되고, 전환 신호 CHG의 상승에 동기하여 H 레벨로 상승하는 타이밍 신호 OK를 생성하여, OKINT 출력 회로(111) 및 MININT 출력 회로(112)에 출력한다.

MAXINT 출력 회로(110)는, 타이밍 신호 STAT가 H 레벨로 된 후, 리로드 레지스터(105b)에 저장된 초기값을 다운카운터(108)가 다운카운트하여 언더플로우 신호 UNF를 출력했을 때에 L 레벨로 되는 인터럽트 신호 MAXINT를 출력한다. 즉, 다운카운터(108)가 규약에 따른 최대 펄스 폭과 최소 펄스 폭의 차에 상당하는 제 2 초기 카운트값으로부터 다운카운트하여 언더플로우하더라도 펄스 신호 EDG가 하강하지 않은 경우 인터럽트 신호 MAXINT가 출력되며, 입력된 펄스 신호의 펄스 폭이 규약에 정해진 최대 펄스 폭보다 긴 것을 나타낸다. 도 7의 경우에는, 타이밍 신호 STAT가 H 레벨로 되더라도 2번째 언더플로우 신호 UNF가 발생하기 전에 펄스 신호 EDG가 하강하게 되기 때문에, 인터럽트 신호 MAXINT는 계속하여 H 레벨을 취한다.

OKINT 출력 회로(111)는, 타이밍 신호 OK 및 펄스 종료 신호 FIN 모두가 H 레벨일 때에 L 레벨로 되는 인터럽트 신호 OKINT를 출력한다. 즉, 리로드 레지스터(105a)에 저장된 초기값에 근거해 다운카운터(108)가 다운카운트하여 일단 언더플로우한 후, 다시 언더플로우가 발생하지 않은 기간 동안에 펄스 신호 EDG가 하강한 경우, 인터럽트 신호 OKINT가 출력된다. 이 인터럽트 신호 OKINT는, 수신한 펄스 신호의 펄스 폭은 규약에 따른 소정의 범위, 즉 최소 펄스 폭으로부터 최대 펄스 폭의 범위에 있다고 판정한 것을 나타내고 있다. 도 7에 나타내는 경우는 바로 이러한 경우이다.

MININT 출력 회로(112)는, 타이밍 신호 STAT 및 OK가 모두 L 레벨인 기간 동안에 펄스 종료 신호 FIN이 H 레벨로 상승했을 때에 L 레벨로 하강하는 인터럽트 신호 MININT를 출력한다. 즉, 리로드 레지스터(105a)에 저장된 제 1 초기 카운트값으로부터 다운카운터(108)가 다운카운트하여 언더플로우하지 않은 기간 동안에펄스 신호 EDG가 하강한 경우, 인터럽트 신호 MININT가 출력되며, 입력된 펄스 신호의 펄스 폭이 규약에 정해진 최소 펄스 폭보다 짧은 것을 나타낸다. 도 7의 경우에는, 리로드 레지스터(105a)에 저장된 제 1 초기 카운트값으로부터 다운카운터(108)가 다운카운트하고, 펄스 신호 EDG가 하강하지 않은 기간 동안에 다운카운터(108)는 언더플로우하여 전환 신호 CHG가 상승하게 되기 때문에, 인터럽트 신호 MININT는 H 레벨 그대로이다.

다음에, 다운카운터(108)가 리로드 레지스터(105a)의 값을 다운카운트하여 언더플로우 신호 UNF를 출력할 때까지, 펄스 신호 EDG가 하강하여 인터럽트 신호 MININT가 출력되는 경우의 동작과, 다운카운터(108)가 리로드 레지스터(105a)의 제 1 초기 카운트값으로부터 다운카운트하여 언더플로우 신호 UNF를 출력한 후, 다운카운터(108)가 리로드 레지스터(105b)의 제 2 초기 카운트값으로부터 다운카운트하여 언더플로우 신호 UNF를 출력할 때까지의 기간 동안에 펄스 신호 EDG가 하강하여 인터럽트 신호 OKINT가 출력되는 경우의 동작과, 다운카운터(108)가 리로드 레지스터(105b)의 제 2 초기 카운트값을 다운카운트하여 펄스 신호 EDG가 하강하지 않은 기간 동안에 언더플로우 신호 UNF를 출력함에 따라 인터럽트 신호 MAXINT가 출력되는 경우의 동작의 3가지의 동작을 더욱 상세히 설명한다.

우선, 제 3 경우의 인터럽트 신호 MAXINT가 출력되는 동작에 대하여 설명한다. 도 8은, 이 동작을 설명하기 위한 타이밍차트이다. 동일 도면에 있어서, 상술한 바와 같이, 전환 신호 CHG는 처음에는 L 레벨이고, 스위치(106)는 리로드 레지스터(105a)측에 접속되어 있으며, 다운카운터(108)는 리로드 레지스터(105a)에저장된 제 1 초기 카운트값 n으로부터 다운카운트 동작을 수행한다. 다운카운터(108)가 언더플로우하여 언더플로우 신호 UNF가 하강하면, 전환 신호 CHG는 H 레벨로 변화하고, 그 결과 스위치(106)가 리로드 레지스터(105b)측으로 전환되어, 리로드 레지스터(105b)에 저장되어 있는 제 2 초기 카운트값 m이 다운카운터(108)로 리로드된다.

다운카운터(108)가 제 2 초기 카운트값 m에서부터 다운카운트하여, 두번째의 언더플로우를 발생하여 언더플로우 신호 UNF가 하강하면, 전환 신호 CHG가 L 레벨로 하강하고, 이에 따라 타이밍 신호 STAT가 H 레벨로 상승하고, 타이밍 신호 OK가 L 레벨로 하강한다. 두 번째의 언더플로우 신호 UNF가 하강했을 때의 타이머 클럭 TCK의 상승에 동기하여 MAXINT 출력 회로로부터 인터럽트 신호 MAXINT의 L 레벨 펄스가 출력된다. 이 인터럽트 신호 MAXINT가 출력된 후, STOP 신호 출력 회로(302)로부터 타이밍 신호 STOP가 출력되고, 카운트 클럭 생성 회로(301)로부터의 카운트 클럭 CCK의 출력이 정지된다. 이에 따라 다운카운터(108)는 카운트 동작을 정지한다. 단, 실제의 시리얼 통신의 수신에 있어서는, 입력 신호 및 펄스 신호 EDG 모두 곧 하강할 것이다. 그러나, 그 변화에 대해서는, 리로드 신호 RRD가 출력되는 등의 동작은 수행되지만, 카운트 클럭 CCK가 정지되어 있기 때문에, 인터럽트 신호를 출력하는 것과 같은 의미있는 동작은 행해지지 않는다.

다음에 제 2 경우의 인터럽트 신호 OKINT가 출력되는 동작에 대하여 설명한다. 도 9 및 도 10은, 이 동작을 설명하기 위한 타이밍차트이다. 이 동작이 인터럽트 신호 MAXINT를 출력하는 경우의 동작과 다른 점은, 2회째의 언더플로우 신호UNF가 출력되기 전에 펄스 신호 EDG가 하강한다는 것이다. 도 9는 언더플로우 신호 UNF가 하강한 직후에 펄스 신호 EDG가 하강한 인터럽트 신호 OKINT가 발생하는 입력 신호의 최단 펄스 폭의 경우를 나타내며, 도 10은 2번째의 언더플로우 신호 UNF가 발생하기 직전에 펄스 신호 EDG가 하강한 인터럽트 신호 OKINT가 발생하는 입력 신호의 최장 펄스 폭의 경우를 나타낸다.

도 9 및 도 10에 있어서, 펄스 신호 EDG가 하강함에 따라, 전환 신호 CHG가 하강한다. 이에 따라, 타이밍 신호 STAT가 상승한다. 이 때, 언더플로우 신호 UNF는 H 레벨이고, 타이밍 신호 OK는 H 레벨 상태 그대로이다. 또한, 펄스 종료 신호 FIN이 상승하고, 이에 따라 인터럽트 신호 OKINT가 출력된다. 이 인터럽트 신호 OKINT를 출력한 후, 카운트 클럭 CCK는 정지되어 다운카운터(108)의 카운트 동작이 정지한다.

다음에 제 1 경우의 인터럽트 신호 MININT가 출력되는 동작에 대하여 설명한다. 도 11 및 도 12는 이 동작을 설명하기 위한 타이밍차트이다. 이 동작이 인터럽트 신호 OKINT를 출력하는 경우의 동작과 다른 점은, 전환 신호 CHG가 상승하기 전에 펄스 신호 EDG가 하강한다는 것이다. 도 12는 리로드 레지스터(105a)로부터 리로드 된 초기값 n을 다운카운터(108)가 다운카운트하여, 언더플로우 신호 UNF가 출력되는 타이밍과 동시에 펄스 신호 EDG가 하강하여 인터럽트 신호 MININT가 발생한 경우를 나타내며, 도 11은 도 12에 나타내는 타이밍보다 빠른 시점에서 펄스 신호 EDG가 하강하여 인터럽트 신호 MININT가 발생한 경우를 나타낸다.

도 11 및 도 12에 있어서, 리로드 레지스터(105a)에 저장된 초기 카운트값 n으로서 다운카운터(108)가 다운카운트 동작을 수행하고 있는 도중에 펄스 신호 EDG가 하강하기 때문에, 펄스 신호 EDG가 하강한 시점에서는 여러가지 신호 상태가 아직 초기 상태이다. 따라서, 이 상태일 때에 출력된 펄스 종료 신호 FIN을 기초로 MININT 출력 회로(112)에서는 인터럽트 신호 MININT를 출력한다. 그리고, 카운트 클럭 CCK를 정지시켜 다운카운터(108)의 카운트 동작을 정지시킨다.

또한, 다운카운터(108)로서는, 시리얼 통신의 규약에 정해진 펄스 신호의 펄스 폭을 검증하는 데 필요 충분한 비트수를 구비하고 있는 것으로 한다. 또한, 타이머 클럭 TCK는 펄스 폭을 검증하는데 필요 충분한 분해능이 얻어질 수 있는 만큼의 주파수 클럭인 것을 전제로 하고 있다.

또한, 상기 실시예 1에서는, 인터럽트 신호 MAXINT, OKINT 및 MININT를 출력하도록 구성하였지만, 인터럽트 신호 OKINT만을 출력하도록 구성하여도 무방하다. 혹은, 인터럽트 신호 MAXINIT 및 MININT만을 출력하도록 구성하여도 무방하다.

또한, 상기 실시예 1에서는, 인터럽트 신호 MAXINT, OKINT 및 MININT를 출력하도록 구성하였지만, 이들 인터럽트 신호를 출력하지 않고서, 상태를 나타내는 플래그를 설정하도록 구성하여도 무방하다. 또한, 시리얼 통신의 신호 수신 회로는, 일반적으로 노이즈 필터가 구비되어 있기 때문에, 규약보다 짧은 펄스를 수신하는 일은 적어서 인터럽트 신호 MININT를 출력하지 않도록 구성하더라도 무방하다.

또한, 상기 실시예 1에서는, 지연 회로(203)와 지연 회로(403)를 각기 따로따로 마련하여 구성하였지만, 하나의 회로로 마련하여도 무방하다. 또한, 리로드 레지스터(105a, 105b)는, 각각 1 비트의 데이터를 저장하는 리로드 레지스터를 복수개 마련하여 복수 비트의 데이터를 각각 저장하고, 스위치(106) 및 스위치(107)도 복수 비트의 데이터를 동시에 전환할 수 있는 구성으로 하여도 무방하다. 이 경우, 다운카운터(108)도 물론 복수 비트의 데이터를 다운카운트할 수 있는 구성으로 하여도 무방하다.

또한, 상기 실시예 1에서는 1개의 다운카운터를 갖고 있지만, 제 1 초기 카운트값으로부터 다운카운트하는 제 1 다운카운터와 제 2 초기 카운트값으로부터 다운카운트하는 제 2 다운카운터를 구비하고 있어도 무방하다. 이 경우, 제 2 다운카운터는 제 1 다운카운터가 다운카운트를 개시하는 것과 동시에 다운카운트를 개시한다. 또한, 제 1 초기 카운트값은 시리얼 통신에 따른 최소 펄스 폭에 대응하고 있고, 제 2 초기 카운트값은 시리얼 통신에 따른 최대 펄스 폭에 대응하고 있다.

이상과 같이, 본 실시예 1에 따르면, 입력되는 펄스 신호의 펄스 폭을 측정하는 일 없이, 펄스 폭이 소정의 범위내에 있는지 여부를 신속하게 검증할 수 있어, 고속화된 시리얼 통신 등에 적용할 수 있는 효과를 얻을 수 있다.

이상과 같이, 본 발명에 따르면, 소정의 펄스 폭에 대응하는 카운트값을 기억 수단에 저장하고, 이들 카운트값을 초기값으로 하여 다운카운터에서 다운카운트하며, 이 다운카운터의 언더플로우 신호와 다운 카운트 기간에 따라서 입력된 펄스 신호의 펄스 폭을 검증하도록 구성하였기 때문에, 수신한 펄스 신호의 펄스 폭이소정의 범위내에 있는지 여부를 신속하게 검증할 수 있어, 고속 시리얼 통신 등에 대응하는 것이 가능하다고 하는 효과가 있다.

또한, 본 발명에 따르면, 기억 수단이 펄스 폭의 소정의 범위의 최대값에 대응하는 카운트값을 기억하도록 구성하였기 때문에, 지나치게 긴 펄스 폭의 펄스 신호를 신속히 검증할 수 있는 효과가 있다.

또한, 본 발명에 따르면, 기억 수단이 펄스 폭의 소정 범위의 최소값에 대응하는 카운트값을 더 기억하도록 구성하였기 때문에, 지나치게 짧은 펄스 폭의 펄스 신호도 검증할 수 있는 효과가 있다.

또한, 본 발명에 따르면, 제 1 및 제 2 리로드 레지스터에 각각 펄스 폭의 소정 범위의 최소값과 최대값에 대응하는 카운트값을 저장하고, 이들 리로드 레지스터를 스위치로 전환하여 다운카운터에 순차적으로 접속하며, 다운카운터의 다운카운트 기간과 언더플로우 신호가 출력되는 타이밍의 관계에 의해 입력되는 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를 검증하도록 구성하였기 때문에, 수신한 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를, 염가의 간단한 구성으로 신속히 검증할 수 있어, 고속 시리얼 통신 등에 대응하는 것이 가능하다고 하는 효과가 있다.

또한, 본 발명에 따르면, 소정의 펄스 폭에 대응하는 카운트값을 기억 수단에 저장하고, 이 저장된 값을 초기값으로 하여 다운카운트한 후, 그 결과 언더플로우하는 타이밍과 카운트 클럭이 생성되어 있는 기간에 따라 입력된 펄스 신호의 펄스 폭이 소정 범위내에 있는지 여부를 검증하도록 구성하였기 때문에, 신속히 펄스폭을 검증할 수 있어, 고속 시리얼 통신 등에 대응할 수 있는 효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

소정의 펄스 폭에 대응하고 있는 적어도 1개의 초기 카운트값을 저장하는 기억 수단과,

상기 기억 수단에 기억된 상기 초기 카운트값으로부터 언더플로우할 때까지 다운카운트하는 다운카운터 수단과,

입력된 펄스 신호의 펄스 폭에 대응시켜 상기 다운카운터 수단의 다운카운트하는 기간을 설정하는 제어 수단과,

상기 다운카운터 수단이 언더플로우하는 타이밍과 상기 제어 수단이 설정하는 상기 기간 사이의 시간적인 관계에 따라 상기 입력된 펄스 신호의 펄스 폭이 상기 소정의 펄스 폭보다 작은지 여부를 검증하는 검증 수단

을 포함하는 펄스 폭 검증 장치.
제 1 및 제 2 초기 카운트값을 저장하는 기억 수단과,

상기 기억 수단에 기억된 상기 제 1 초기 카운트값으로부터 언더플로우할 때까지 다운카운트하여, 상기 언더플로우가 일어난 후 또는 상기 제 1 초기 카운트값으로부터의 다운카운트 개시와 동시에 상기 제 2 초기 카운트값으로부터 재차 언더플로우하기까지의 다운카운트를 개시하는 다운카운터 수단과,

입력된 펄스 신호의 펄스 폭에 대응시켜 상기 다운카운터 수단이 다운카운트하는 기간을 설정하는 제어 수단과,

상기 다운카운터 수단이 언더플로우하는 타이밍과 상기 제어 수단이 설정하는 상기 기간 사이의 시간적인 관계에 따라 입력된 상기 펄스 신호의 펄스 폭이 제 1 펄스 폭으로부터 제 2 펄스 폭까지의 소정의 범위내에 있는지 여부를 검증하는 검증 수단

을 포함하는 펄스 폭 검증 장치.
소정의 펄스 폭에 대응하고 있는 적어도 1개의 초기 카운트값을 기억하는 단계와,

입력된 펄스 신호의 펄스 폭에 대응하는 시간동안 카운트 클럭을 생성하는 단계와,

상기 초기 카운트값으로부터 상기 카운트 클럭을 다운카운트하는 단계와,

상기 다운카운트 단계에서 언더플로우가 발생하는 타이밍과 상기 카운트 클럭이 생성되어 있는 상기 기간 사이의 시간적인 관계에 따라 상기 입력된 펄스 신호의 펄스 폭이 상기 소정의 펄스 폭보다 작은지 여부를 검증하는 단계

를 포함하는 펄스 폭 검증 방법.