KR0157484B1 - 호환성을 가지는 페이드 단계 뮤팅회로 - Google Patents
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Abstract
본 발명은 오디오기기의 뮤트(Mute) 기능에 관한 것으로, 특히 오디오 기기에 사용자가 페이드(fade) 단계를 설정하도록 하는 페이드 단계 뮤팅 회로에 관한 것이다.
오디오에서 페이드 단계를 가지는 페이드 단계 뮤팅 회로에 있어서, 본 발명의 호환성을 가지는 페이드 단계 뮤팅 회로는, 주 제어수단에서 제공되는 소정의 샘플 값을 임시 저장하는 샘플 값 저장 수단과, 샘플될 값을 상기 주 제어수단에서 제공되는 샘플링 주파수 클럭신호에 의하여 소정 샘플 카운팅 수행하는 샘플 카운팅 수단과, 상기 샘플 값과 상기 샘플 카운팅 수단에서 카운팅 되는 카운팅 값을 비교하여 같은 상태에서 단계 클럭 신호를 출력하는 샘플 비교수단과, 상기 주 제어수단에서 제공되는 소정 단계 값을 임시 저장하는 단계 값 저장 수단과, 상기 샘플비교 수단에서 출력되는 단계 클럭 신호에 의하여 소정 단계 카운팅을 수행하는 단계 카운팅 수단과, 상기 단계 값 저장수단의 상기 단계 값과 상기 단계 카운팅 수단에서 카운팅 되는 카운트 값을 비교함으로써 제1, 제2, 제3페이드 플레그 신호를 출력하는 단계 값 비교 수단과, 상기 단계 카운팅 수단에서 카운팅 되는 카운트 값을 제3페이드 플레그 신호에 설정 상태에서 페이딩 동작 신호를 출력하는 페이드 검출 수단으로 구성한다.
Description
제1도는 본 발명의 호환성을 가지는 페이드 단계 뮤팅회로.
제2도는 일반적인 오디오 데이터 출력 타이밍도.
제3도는 제1도의 샘플 #N 레지스터(2)가 N=3일 때, 샘플카운터(4)에서 입력되는 64 분주된 샘플링신호 (fs64) 및 초기시작 신호(ST)에 의하여 샘플 카운트 값(SCV)이 출력되는 파형도.
제4도는 마이크로 프로세서(MP)에서 소정 단계제어 값을 설정하였을 때의 페이드인 에이블 신호(FDEN) 및 직렬 오디오 데이터(SD)의 출력 파형도.
제5도는 각 단계(stage) 및 각 샘플(sample) 수와의 관계를 나타낸 일실시예를 도시 도면으로서, 단계 카운트값 = 2, 샘플 카운트값 = 2 일 때의 경우를 나타낸 도면.
제6도는 입력되는 병렬 오디오 데이터(PD)를 소정 샘플링 주파수(fs)에 응답하여 직렬로 변환되는 직렬 오디오 데이터(SD)를 페이드 인 에이블 신호(FDEN)에 의하여 쉬프트 됨으로써 상기 직렬 오디오 데이터(SD)가 페이드 아웃됨을 나타낸 병렬에서 직렬로의 변환부(Parallel to Serial Converter)(60)를 도시한 도면.
본 발명은 오디오 기기의 뮤트(Mute) 기능에 관한 것으로, 특히 오디오 기기에 사용자가 페이드(fade) 단계를 설정하도록 하는 페이드 단계 뮤팅 회로에 관한 것이다.
일반적으로 기존의 오디오 기기에 있어서 하나의 오디오 기기 자체에는 페이드 뮤팅(fade muting) 단계 및 각 단계별 샘플수가 이미 정해져 있어, 다른 오디오 기기에 적용시켜 다른 단계 및 샘플수를 지정할 경우에는 회로의 수정이 요구되는 문제점이 있다.
따라서, 본 발명의 목적은 페이드 뮤트기능이 사용되는 오디오 기기에서 각 기종이 공용할 수 있는 오디오 기기의 페이드 뮤트 단계 및 각 단계별 샘플수에 대한 상호 호환성을 가지는 회로를 제공함에 있다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 따른 블록도로서, 마이크로 프로세서(MP)로부터 출력되는 소정의 샘플 값을 임시 저장하는 샘플#N 레지스터(2)와, 샘플될 값을 마이크로 프로세서 (MP)로부터 출력되는 초기 시작 신호(ST) 시점에서 샘플 카운팅 수행하는 샘플 카운터(4)와, 상기 샘플#N 레지스터(2)의 샘플 값과 상기 샘플 카운터(4)의 카운트 값을 비교하여 같을 경우 신호를 출력하는 샘플 비교부(6)와, 마이크로 프로세서(MP)로부터 출력되는 소정의 단계 값을 임시 저장하는 단계#N 레지스터(8)와, 마이크로 프로세서(MP)로부터 출력되는 초기 시작 신호(ST) 시점에서 상기 샘플 비교부(6)에서 출력되는 신호에 응답하여 단계 카운팅을 수행하는 단계 카운터(10)와, 상기 단계#N 레지스터(8)의 소정 단계 값과 상기 단계 카운터(10)의 단계 카운트 값과 비교하여 제1∼ 제3페이드 제어 신호를 출력하는 단계 비교부(12)와, 상기 단계 카운터(10)의 단계 카운트 값과 상기 단계 비교부(12)로부터 출력되는 제3페이드 제어 신호를 비교하여 페이드 인 에이블 신호 (FDEN)를 출력하는 페이드 검출부(14)로 구성한다.
지금 초기 페이드 뮤트(fade mute) 동작을 수행하기 위하여 마이크로 프로세서(MP)에서는 샘플#N 레지스터(2) 및 단계 #N 레지스터(8)에 소정의 샘플 값 및 단계 값을 설정한다. 그 후 마이크로 프로세서(MP)는 페이드 뮤트 동작신호인 초기 시작신호(ST)를 샘플 카운터(4) 및 단계 카운터(10)에 각각 출력한다.
제2도에서는 상기의 샘플링 주파수(fs)와 소정 분주된 샘플링 주파수 및 소정의 샘플링 주파수에서 쉬프트 되어 출력되는 유효한 직렬 오디오 데이터(SD)를 도시하고 있다.
샘플#N 레지스터(2)는 마이크로 프로세서(MP)로부터 각 단계별 샘플수를 상기 소정 샘플링 주파수에 응답하여 최대 256 단계까지 입력 받아 저장한다.
샘플 카운터(4)는 상기 초기 시작신호(ST)의 인가에 의하여 초기화되고, 이후 마이크로 프로세서(MP)로부터 인가되는 64분주된 샘플링 주파수(fs64) 상승에지 (ring edge)마다 샘플 카운터값(SCV)을 1씩 증가시킨다. 그리고 상기 마이크로 프로세서(MP)에서 설정된 샘플 값과 같은면 초기 시작신호(ST)에 의하여 다시 초기화 된다.
제3도는 상기 샘플#N 레지스터(2)가 N=3 일 때, 샘플 카운터(4)에서 입력되는 64 분주된 샘플링 신호(fs64) 및 초기 시작신호(ST)에 의하여 샘플 카운터 값(SCV)이 출력되는 파형도를 나타낸 것이다.
샘플 비교부(6)는 샘플#N 레지스터(2)에 저장된 단계별 샘플수 값을 상기 샘플카운터(4)에서 출력되는 샘플 카운트값 비교하여 같은 상태에서 EQ 신호를 출력한다. 여기서 상기 EQ 신호는 샘플 카운터(4) 및 단계 카운터(10)에 각가 입력되는데, 상기 EQ 신호가 샘플 카운터(4)에 출력되면 샘플 카운터(4)의 샘플카운트는 초기화되고, 그 시점에서 상기 샘플링 주파수(fs)에 상승에지 마다 다시 샘플 카운트 값이 증가하게 된다.
단계#N 레지스터(8)는 마이크로 프로세서(MP)로부터 페이드 뮤팅(fade muting)이 완료될 때까지의 단P를 최대 256 단계로 입력 받아 저장한다.
단계 카운터(10)는 마이크로 프로세서(MP)로부터 출력되는 초기 시작신호(ST)에 의하여 초기화 되고 이후에는 상기 샘플 비교부(6)로부터 출력되는 EQ 신호를 입력하여 단계 카운트값을 1씩 증가시키게 된다.
단계 비교부(12)는 상기 단계#N 레지스터(8)에 저장된 소정의 단계 값을 A단으로, 상기 카운터(10)에서 출력되는 단계제어값을 B단으로 각각 입력하여, 입력된 두 신호를 비교함으로써, LT, GT, LTE 등의 플레그 신호를 출력한다.
여기서 LT 플레그 신호는 단계 비교부(12)의 두 입력이 AB 상태에서 출력되며, 페이드 구간이 다 지나서 뮤팅(Muting)이 완료되었음을 나타내는 뮤팅완료 신호이다.
그리고, 상기 LTE 플레그 신호는 A≤B 상태에서 출력되며, 단계 카운터(10)에서 출력되는 현재의 단계제어값으로 페이드 검출부(14)의 페이드 인에이블 신호(FDEN)를 생성하게 한다.
페이드 검출부(14)는 상기 단계 비교부(12)의 LTE 플레그 신호와 단계 카운터(10)에서 출력되는 단계제어값을 입력으로 각 단계에 해당하는 페이드 인에이블 신호(FDEN)의 폭(W)을 결정하여 출력한다.
상기와 같은 페이드 검출부(14)에서 출력된 페이드 인 에이블 신호(FDEN)는, 이는 제6도에 도시된 병렬에서 직렬부로 변환부(Parallel to Serial converter ; 이하 PCS라고 칭함)(60)에 입력되는 병렬 오디오 데이터(PD)를 소정 클럭 샘플링 주파수(fs)에 응답하여 직렬로 변환하여 직렬 오디오 데이터(SD) 출력을 금지(inhibit)시켜 출력되지 않게 함으로써 상기 직렬 오디오 데이터(SD)를 페이드 아웃(fade-out) 시킨다.
제4도는 마이크로 프로세서(MP)에서 소정 단계제어값을 설정하였을 때에 페이드 인에이블 신호(FDEN) 및 직렬 오디오 데이터(SD)의 출력파형도로서, 제4a도는 마이크로 프로세서(MP)에서 단계제어값=1을 설정하였을 경우 페이드 인에이블 신호(FDEN) 및 직렬오디오 데이터(SD)의 출력 파형도이고, 제4b도는 마이크로 프로세서(MP)에서 단계제어값=2을 설정하였을 경우 페이드 인에이블 신호(FDEN) 및 직렬 오디오 데이터(SD)의 출력 파형도이다.
상기 제4a도 및 제4b도에서 나타난 바와 같이 페이드 인에이블 신호(FDEN)의 펄스점유폭(W) 동안에 PCS(60)에서 출력되는 소정 쉬프트된 직렬 오디오 데이터(SD)는 본래의 신호에서 2단계(제4a도의 경우) ∼ 3단계(제4b도의 경우) 페이딩(fading)되어 뮤트된다.
제5도는 각 단계(stage) 및 각 셈플(sample) 수와의 관계를 나타낸 일 실시예를 도시한 도면으로서, 단계 카운트 값=2, 샘플 카운트 값=2 일 때의 경우를 나타낸 것이다.
상기 단계 카운트 값은 64분주된 샘플 주파수(fs64)의 2주기마다 한 단계씩 카운트 업 되고, 상기 샘플 카운트 값은 상기 64분주된 샘플 주파수(fs64)의 1주기마다 두 개의 샘플수가 존재하게 된다.
여기서 제5도의 일 실시예에서 페이드 인에이블 신호(FDEN)의 펄스폭(T)은 64분주된 샘플 주파수(fs64)의 한 주기 구간이다.
상기 일 실시예와 같이 페이드 뮤팅에서 페이드되는 단계와 각 단계별 샘플수를 마이크로 프로세서에서 프로그래머블 하게 처리하여 사용자가 필요에 따라 페이드 뮤팅 단계를 임의로 설정할 수 있게 된다.
상술한 바와 같이 본 발명은 오디오 기기에 뮤트 기능이 사용되는 모든 제품에 적용 가능하며, 오디오 기기의 성능에 따라 개발 담당자가 페이드 단계를 설정해 줌으로써 개발자가 원하는 규격품을 정할 수 있다.
즉, 고급향 오디오 기기인 경우 페이드 단계를 여러 단계로 설정하여 뮤트 동작시 부드러운 감쇄 효과를 얻을 수 있는 장점이 있다.
Claims (5)
- 오디오에서 페이드 단계를 가지는 페이드단계 뮤팅회로에 있어서, 주제어수단에서 제공되는 소정의 샘플 값을 임시 저장하는 샘플 값 저장수단과, 샘플된 값을 상기 주제어 수단에서 제공되는 샘플링 주파수 클럭신호에 의하여 소정 샘플 카운팅 수행하는 샘플 카운팅 수단과, 상기 샘플 값과 상기 샘플 카운팅 수단에서 카운팅 되는 카운트 값을 비교하여 같은 상태에서 단계 클럭 신호를 출력하는 샘플 비교 수단과, 상기 주제어 수단에서 제공되는 소정 단계 값을 임시 저장하는 단계 값 저장 수단과, 상기 샘플 비교수단에서 출력되는 단계 클럭신호에 의하여 소정 단계 카운팅을 수행하는 단계 카운팅 수단과, 상기 단계 값 저장 수단의 상기 단계 값과 상기 단계 카운팅 수단에서 카운팅되는 카운트 값을 비교함으로써, 제1, 제2, 제3페이드 플레그 신호를 출력하는 단계 값 비교 수단과, 상기 단계 카운팅 수단에서 카운팅 되는 상기 카운트 값을 제3페이드 플레그 신호에 설정 상태에서 페이딩 동작 신호를 출력하는 페이드 검출 수단으로 구성함을 특징으로 하는 페이드단계뮤팅회로.
- 제1항에 있어서, 상기 주제어 수단은 오디오에서 사용자가 임의로 상기 샘플 값과 상기 단계 값을 설정하도록 프로그래밍된 마이크로 프로세서로 구성함을 특징으로 하는 페이드단계뮤팅회로.
- 제2항에 있어서, 상기 단계 값 비교 수단은 상기 단계 값 저장 수단의 상기 단계 값과 상기 단계 카운팅 수단에서 카운팅 되는 카운트 값을 비교하여 상기 카운터 값이 상기 단계 값보다 크면 페이드가 현재 진행되어 있는 상태를 나타내는 상기 제1페이드 플레그 신호를 출력하고, 상기 카운트 값이 상기 단계 값보다 적으면 페이드 완료를 알리는 상기 제2페이드 플레그 신호를 출력하며, 상기 카운트 값이 상기 단계 값보다 크거나 같으면 상기 카운트 값으로 상기 페이딩 동작 신호를 출력함을 특징으로 하는 페이드단계뮤팅회로.
- 오디오에서 페이드 단계를 가지는 페이드 단계 뮤팅 회로에 있어서, 마이크로 프로세서(MP)로부터 출력되는 소정의 샘플 값을 임시 저장하는 샘플#N 레지스터(2)와, 샘플될 값을 마이크로 프로세서 출력되는 초기 시작신호(ST) 시점에서 샘플 카운팅 수행하는 샘플 카운터(4)와, 상기 샘플#N 레지스터(2)의 샘플 값과 상기 샘플 카운터(4)의 카운트 값을 비교하여 같을 경우 신호를 출력하는 샘플 비교부(6)와, 마이크로 프로세서(MP)로부터 출력된느 소정의 단계 값을 임시 저장하는 단계#N 레지스터(8)와, 마이크로 프로세서(MP)로부터 출력되는 초기 시작신호(ST) 시점에서 상기 샘플 비교부(6)에서 출력되는 신호에 응답하여 단계 카운팅을 수행하는 단계 카운터(10)와, 상기 단계#N 레지 스터(8)의 소정 단계 값과 상기 단계 카운터(10)의 단계 카운트 값과 비교하여 제1∼ 제3페이드 제어 신호를 출력하는 단계 비교부(12)와, 상기 단계 카운터(10)의 단계 카운트 값과 상기 단계 비교부(12)로부터 출력되는 제3페이드 제어 신호를 비교하여 페이드 인에이블 신호(FDEN)를 출력하는 페이드 검출부(14)와, 소정의 병렬 오디오 데이터(PD)를 소정 샘플링 주파수(fs)에 응답하여 직렬로 변환되는 직렬 오디오 데이터(SD)를 페이드 인에이블 신호(FDEN)에 의하여 쉬프트 됨으로써 상기 직렬 오디오 데이터(SD)를 페이드 아웃하는 병렬에서 직렬로의 변환부(60)으로 구성함을 특징으로 하는 페이드 단계 뮤팅 회로.
- 제4항에 있어서, 상기 단계 비교부(12)는 상기 단계#N 레지스터(8)의 단계 값과 상기 단계 카운터(10)에서 카운팅 되는 카운트 값을 비교하여 상기 카운트 값이 상기 단계 값보다 크면 페이드가 현재 진행되고 있는 상태를 나타내는 상기 제1페이드 플레그 신호를 출력하고, 상기 카운트 값이 상기 단계 값보다 적으면 페이드 완료를 알리는 상기 제2페이드 플레그 신호를 출력하며, 상기 카운트 값이 상기 단계 값보다 크거나 같으면 상기 카운트 값으로 상기 페이드 인 에이블 신호(FDEN)를 출력함을 특징으로 하는 페이드단계뮤팅회로.
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