JPH08248071A - 位相差測定のための回路装置 - Google Patents
位相差測定のための回路装置Info
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- JPH08248071A JPH08248071A JP8047904A JP4790496A JPH08248071A JP H08248071 A JPH08248071 A JP H08248071A JP 8047904 A JP8047904 A JP 8047904A JP 4790496 A JP4790496 A JP 4790496A JP H08248071 A JPH08248071 A JP H08248071A
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- 238000005259 measurement Methods 0.000 title 1
- 238000010586 diagram Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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- General Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 参照信号Ｒとクロック信号Ｔとの間の位相差
を測定するための回路装置において従来より位相分解能
を高くする。 【解決手段】 第１のシフトレジスタ１と、第１のシフ
トレジスタ１の後に接続されるディジタル微分器２と、
入力端にクロック信号Ｔを与えられ２進語Ｚを発するカ
ウンタ３と、ディジタル微分器２の相応の出力信号Ｓ１
が生じた際カウンタ３の２進語Ｚを記憶する一時メモリ
４と、クロック信号Ｔにより逆にクロックされる第２の
シフトレジスタ５と、アナログ微分器６と、第２のシフ
トレジスタ５の出力端と、アナログ微分器６の出力端と
接続され、出力２進語Ｂの最下位ポジションＬＳＢを形
成するＤフリップフロップ７とを含み、出力２進語Ｂの
上位ポジションＭＳＢｓが一時メモリ４の出力端に用意
されている２進語により与えられる。
を測定するための回路装置において従来より位相分解能
を高くする。 【解決手段】 第１のシフトレジスタ１と、第１のシフ
トレジスタ１の後に接続されるディジタル微分器２と、
入力端にクロック信号Ｔを与えられ２進語Ｚを発するカ
ウンタ３と、ディジタル微分器２の相応の出力信号Ｓ１
が生じた際カウンタ３の２進語Ｚを記憶する一時メモリ
４と、クロック信号Ｔにより逆にクロックされる第２の
シフトレジスタ５と、アナログ微分器６と、第２のシフ
トレジスタ５の出力端と、アナログ微分器６の出力端と
接続され、出力２進語Ｂの最下位ポジションＬＳＢを形
成するＤフリップフロップ７とを含み、出力２進語Ｂの
上位ポジションＭＳＢｓが一時メモリ４の出力端に用意
されている２進語により与えられる。
Description
【０００１】
【発明の属する技術分野】本発明は参照信号とクロック
信号との間の位相差を測定するための回路装置に関す
る。
信号との間の位相差を測定するための回路装置に関す
る。
【０００２】
【従来の技術】ディジタル位相検出器とも呼ばれる位相
差測定のためのディジタル回路装置はさまざまな実施形
態で知られている。１つの実施例はたとえばウー．ティ
ーツェ（U.Tietze) およびツェーハー. シェンク(Ch.Sc
henk) 著「電子回路、設計および応用(Electronic Circ
uits-Design and Application)」、スプリンガー出版、
ベルリン、ハイデルベルグ、１９９１年、第８６９頁以
降に記載されている。このような回路装置は一般に参照
信号およびクロック信号を互いに比較し、両信号の位相
差に相応する２進値を発生する。その際に位相分解能は
両信号の高いほうの周波数の周期、通常はクロック信号
の周期よりも高くない。
差測定のためのディジタル回路装置はさまざまな実施形
態で知られている。１つの実施例はたとえばウー．ティ
ーツェ（U.Tietze) およびツェーハー. シェンク(Ch.Sc
henk) 著「電子回路、設計および応用(Electronic Circ
uits-Design and Application)」、スプリンガー出版、
ベルリン、ハイデルベルグ、１９９１年、第８６９頁以
降に記載されている。このような回路装置は一般に参照
信号およびクロック信号を互いに比較し、両信号の位相
差に相応する２進値を発生する。その際に位相分解能は
両信号の高いほうの周波数の周期、通常はクロック信号
の周期よりも高くない。
【０００３】
【発明が解決しようとする課題】本発明の課題は、より
高い位相分解能を有する冒頭に記載した種類の回路装置
を提供することである。
高い位相分解能を有する冒頭に記載した種類の回路装置
を提供することである。
【０００４】
【課題を解決するための手段】この課題はを解決するた
め、本発明によれば、入力端に参照信号を与えられクロ
ック信号によりクロックされる第１のシフトレジスタ
と、第１のシフトレジスタの後に接続されているディジ
タル微分器と、入力端にクロック信号を与えられマルチ
ポジションの２進語を発するカウンタと、カウンタおよ
びディジタル微分器と接続されており、ディジタル微分
器の相応の出力信号が生じた際カウンタの出力端におけ
る２進語を記憶する一時メモリと、入力端に参照信号を
与えられクロック信号により逆にクロックされる第２の
シフトレジスタと、入力端でディジタル微分器の出力端
と接続されているアナログ微分器と、データ入力端で第
２のシフトレジスタの出力端と、クロック入力端でアナ
ログ微分器の出力端と接続されており、また出力信号に
より出力２進語の最下位ポジションを形成するＤフリッ
プフロップとを含んでおり、その際に出力２進語の上位
ポジションが一時メモリの出力端に用意されている２進
語により与えられている。
め、本発明によれば、入力端に参照信号を与えられクロ
ック信号によりクロックされる第１のシフトレジスタ
と、第１のシフトレジスタの後に接続されているディジ
タル微分器と、入力端にクロック信号を与えられマルチ
ポジションの２進語を発するカウンタと、カウンタおよ
びディジタル微分器と接続されており、ディジタル微分
器の相応の出力信号が生じた際カウンタの出力端におけ
る２進語を記憶する一時メモリと、入力端に参照信号を
与えられクロック信号により逆にクロックされる第２の
シフトレジスタと、入力端でディジタル微分器の出力端
と接続されているアナログ微分器と、データ入力端で第
２のシフトレジスタの出力端と、クロック入力端でアナ
ログ微分器の出力端と接続されており、また出力信号に
より出力２進語の最下位ポジションを形成するＤフリッ
プフロップとを含んでおり、その際に出力２進語の上位
ポジションが一時メモリの出力端に用意されている２進
語により与えられている。
【０００５】
【実施例】以下、２つの図面に示されている実施例によ
り本発明を詳細に説明する。
り本発明を詳細に説明する。
【０００６】図１による実施例では参照信号Ｒがシフト
レジスタ１の入力端に与えられている。シフトレジスタ
１は、それぞれマスタークロック入力端Ｍおよびスレー
ブクロック入力端Ｓに与えられているマスタークロック
ＴＭおよびスレーブクロックＴＳによりクロックされ
る。マスタークロックＴＭおよびスレーブクロックＴＳ
は等しい周波数を有するが、互いに１８０°だけ位相シ
フトされており、重なっていない。それらはいずれもク
ロックＴから発しており、同じく同一の周波数を有し、
クロック準備装置８によりマスタークロックＴＭおよび
スレーブクロックＴＳに分割される。
レジスタ１の入力端に与えられている。シフトレジスタ
１は、それぞれマスタークロック入力端Ｍおよびスレー
ブクロック入力端Ｓに与えられているマスタークロック
ＴＭおよびスレーブクロックＴＳによりクロックされ
る。マスタークロックＴＭおよびスレーブクロックＴＳ
は等しい周波数を有するが、互いに１８０°だけ位相シ
フトされており、重なっていない。それらはいずれもク
ロックＴから発しており、同じく同一の周波数を有し、
クロック準備装置８によりマスタークロックＴＭおよび
スレーブクロックＴＳに分割される。
【０００７】シフトレジスタ１の後に、たとえば遅延要
素から成るディジタル微分器２が接続されており、遅延
要素の入力信号および出力信号はアンドゲートを介して
互いに論理演算される。さらにディジタル微分器２は好
ましくは、たとえば遅延要素の入力信号および出力信号
を論理演算するためのアンドゲートがクロックＴを与え
られている第３の入力端を有することによって、クロッ
クＴによりクロックされる。ディジタル微分器２の出力
端に信号Ｓ１が出力される。
素から成るディジタル微分器２が接続されており、遅延
要素の入力信号および出力信号はアンドゲートを介して
互いに論理演算される。さらにディジタル微分器２は好
ましくは、たとえば遅延要素の入力信号および出力信号
を論理演算するためのアンドゲートがクロックＴを与え
られている第３の入力端を有することによって、クロッ
クＴによりクロックされる。ディジタル微分器２の出力
端に信号Ｓ１が出力される。
【０００８】クロック信号Ｔにより駆動されるカウンタ
３は、続いて再び零において開始するため、零からその
最大カウント状態まで連続的にカウントする。その際に
すべての２進語は零から最大値まで通り抜ける。
３は、続いて再び零において開始するため、零からその
最大カウント状態まで連続的にカウントする。その際に
すべての２進語は零から最大値まで通り抜ける。
【０００９】カウンタ３の出力端は一時メモリ４の入力
端に導かれており、この一時メモリが相応の信号Ｓ１の
生じた際にカウンタ３の出力端に現在出力されている２
進語Ｚを受け入れ、新たな受け入れが行われるまで記憶
する。それぞれ一時メモリ４に記憶されている２進語は
一時メモリ４の出力端から取り出し可能であり、参照信
号Ｒとクロック信号Ｔとの間の位相差を示す出力２進語
Ｂの上位のボジションＭＳＢｓを形成する。
端に導かれており、この一時メモリが相応の信号Ｓ１の
生じた際にカウンタ３の出力端に現在出力されている２
進語Ｚを受け入れ、新たな受け入れが行われるまで記憶
する。それぞれ一時メモリ４に記憶されている２進語は
一時メモリ４の出力端から取り出し可能であり、参照信
号Ｒとクロック信号Ｔとの間の位相差を示す出力２進語
Ｂの上位のボジションＭＳＢｓを形成する。
【００１０】さらに、逆にクロックされる別のシフトレ
ジスタ５が設けられており、その入力端に同じく参照信
号Ｒが与えられている。その際に逆クロッキングのため
にマスタークロック入力端ＭはスレーブクロックＴＳに
より、またスレーブクロック入力端Ｓはマスタークロッ
クＴＭにより駆動される。信号Ｓ３を導くシフトレジス
タ５の出力端にＤフリップフロップ７のデータ入力端が
接続されており、そのクロック入力端Ｃに信号Ｓ２が与
えられている。Ｄフリップフロップ７の出力は出力デー
タ語Ｂの最下位のビットを形成する。
ジスタ５が設けられており、その入力端に同じく参照信
号Ｒが与えられている。その際に逆クロッキングのため
にマスタークロック入力端ＭはスレーブクロックＴＳに
より、またスレーブクロック入力端Ｓはマスタークロッ
クＴＭにより駆動される。信号Ｓ３を導くシフトレジス
タ５の出力端にＤフリップフロップ７のデータ入力端が
接続されており、そのクロック入力端Ｃに信号Ｓ２が与
えられている。Ｄフリップフロップ７の出力は出力デー
タ語Ｂの最下位のビットを形成する。
【００１１】信号Ｓ２は、入力端に信号Ｓ１を導かれて
いるアナログ微分器６により発生される。アナログ微分
器６はたとえば相前後して接続されているゲートの連鎖
から成っていてよく、その際に連鎖の出力信号および入
力信号はアンドゲートを介して互いに論理演算される。
いるアナログ微分器６により発生される。アナログ微分
器６はたとえば相前後して接続されているゲートの連鎖
から成っていてよく、その際に連鎖の出力信号および入
力信号はアンドゲートを介して互いに論理演算される。
【００１２】図２には時間ｔについて参照信号Ｒの３つ
の異なる位相に対する信号Ｔ、Ｚ、ＭＳＢｓ、Ｓ１、Ｓ
２、Ｓ３、ＬＳＢの経過が示されている。その３つの場
合は図面中にａ、ｂおよびｃで示されている。時間ラス
ターはクロック信号Ｔの周期Ｐにより予め定められる。
クロック信号からマスタークロックＴＭおよびスレーブ
クロックＴＳが導き出されており、両クロックは側縁に
おいて重なっていない。
の異なる位相に対する信号Ｔ、Ｚ、ＭＳＢｓ、Ｓ１、Ｓ
２、Ｓ３、ＬＳＢの経過が示されている。その３つの場
合は図面中にａ、ｂおよびｃで示されている。時間ラス
ターはクロック信号Ｔの周期Ｐにより予め定められる。
クロック信号からマスタークロックＴＭおよびスレーブ
クロックＴＳが導き出されており、両クロックは側縁に
おいて重なっていない。
【００１３】識別すべき位相ａ）、ｂ）およびｃ）に相
応して参照信号Ｒの側縁がａ）の場合には特定のクロッ
ク周期Ｐ´の第１の半部に、ｂ）の場合にはこのクロッ
ク周期Ｐ´の第２の半部に、またｃ）の場合にはそれに
続くクロック周期Ｐ″の第１の半部に生ずる。その後に
種々の時点で、時間ｔに関して周期Ｐに相応するステッ
プ幅を有する零と最大２進値ＭＡＸとの間の階段関数と
して表され得るカウンタ状態Ｚが一時メモリ４に受け入
れられる。このことは、ａ）およびｂ）の場合にはカウ
ンタ状態Ｚが第１のクロック周期Ｐ´の間に受け入れら
れ、ｃ）の場合にはそれに続くクロック周期Ｐ´´の間
に受け入れられることを意味する。その結果、出力２進
語Ｂの上位のビットＭＳＢｓはａ）およびｂ）の場合に
くらべてｃ）の場合には１ポジションだけ異なる。
応して参照信号Ｒの側縁がａ）の場合には特定のクロッ
ク周期Ｐ´の第１の半部に、ｂ）の場合にはこのクロッ
ク周期Ｐ´の第２の半部に、またｃ）の場合にはそれに
続くクロック周期Ｐ″の第１の半部に生ずる。その後に
種々の時点で、時間ｔに関して周期Ｐに相応するステッ
プ幅を有する零と最大２進値ＭＡＸとの間の階段関数と
して表され得るカウンタ状態Ｚが一時メモリ４に受け入
れられる。このことは、ａ）およびｂ）の場合にはカウ
ンタ状態Ｚが第１のクロック周期Ｐ´の間に受け入れら
れ、ｃ）の場合にはそれに続くクロック周期Ｐ´´の間
に受け入れられることを意味する。その結果、出力２進
語Ｂの上位のビットＭＳＢｓはａ）およびｂ）の場合に
くらべてｃ）の場合には１ポジションだけ異なる。
【００１４】ディジタル微分器２の出力端における信号
Ｓ１の際にはａ）およびｂ）の場合には結果として周囲
Ｐ´´の間に幅Ｐを有するパルスが生じ、ｃ）の場合に
はそれに続く周期Ｐ´´´の間に生ずる。それに対して
シフトレジスタ５の逆クロッキングに基づいて立ち上が
り側縁が信号Ｓ３の際にはａ）の場合に既に半周期Ｐ´
において生じ、またｂ）およびｃ）の２つの場合にはそ
れに続く周期Ｐ´´の半部において生ずる。いま信号Ｓ
２が信号Ｓ１の正の側縁から導き出され、アナログ微分
器６によるアナログ微分に基づいてより短いパルス継続
時間を有するので、信号Ｓ３の瞬時値の受け入れはａ）
およびｂ）の場合には周期Ｐ´´の開始時に、ｃ）の場
合にはＰ´´´の開始時に行われる。ａ）の場合には周
期Ｐ´´の開始時の受け入れ時点までは信号Ｓ３は１に
等しく、ｂ）の場合には零に等しい。ｃ）の場合には周
期Ｐ´´´の開始時の受け入れ時点に信号Ｓ３は１に等
しい。その結果、Ｄフリップフロップ７の出力端に用意
される出力２進語Ｂの最下位のポジションはａ）の場合
には１に等しく、ｂ）の場合には零に等しく、ｃ）の場
合には再び１に等しい。
Ｓ１の際にはａ）およびｂ）の場合には結果として周囲
Ｐ´´の間に幅Ｐを有するパルスが生じ、ｃ）の場合に
はそれに続く周期Ｐ´´´の間に生ずる。それに対して
シフトレジスタ５の逆クロッキングに基づいて立ち上が
り側縁が信号Ｓ３の際にはａ）の場合に既に半周期Ｐ´
において生じ、またｂ）およびｃ）の２つの場合にはそ
れに続く周期Ｐ´´の半部において生ずる。いま信号Ｓ
２が信号Ｓ１の正の側縁から導き出され、アナログ微分
器６によるアナログ微分に基づいてより短いパルス継続
時間を有するので、信号Ｓ３の瞬時値の受け入れはａ）
およびｂ）の場合には周期Ｐ´´の開始時に、ｃ）の場
合にはＰ´´´の開始時に行われる。ａ）の場合には周
期Ｐ´´の開始時の受け入れ時点までは信号Ｓ３は１に
等しく、ｂ）の場合には零に等しい。ｃ）の場合には周
期Ｐ´´´の開始時の受け入れ時点に信号Ｓ３は１に等
しい。その結果、Ｄフリップフロップ７の出力端に用意
される出力２進語Ｂの最下位のポジションはａ）の場合
には１に等しく、ｂ）の場合には零に等しく、ｃ）の場
合には再び１に等しい。
【００１５】しかし、場合ａ）、ｂ）およびｃ）の間の
時間間隔は周期Ｐの半分に過ぎないので、位相差の測定
のための本発明による回路装置の分解能はクロック信号
Ｔの周期Ｐよりも２倍高く、すなわちＰ／２に等しい。
時間間隔は周期Ｐの半分に過ぎないので、位相差の測定
のための本発明による回路装置の分解能はクロック信号
Ｔの周期Ｐよりも２倍高く、すなわちＰ／２に等しい。
【図１】本発明の一実施例のブロック図。
【図２】本発明の実施例における信号経過図。
１ 第１のシフトレジスタ ２ ディジタル微分器 ３ カウンタ ４ 一時メモリ ５ 第２のシフトレジスタ ６ アナログ微分器 ７ Ｄフリップフロップ ＬＳＢ 最下位ポジション ＭＳＢｓ 上位ポジション Ｒ 参照信号 Ｔ クロック信号 Ｚ ２進語
Claims (1)
- 【請求項１】 参照信号（Ｒ）とクロック信号（Ｔ）と
の間の位相差を測定するための回路装置において、 入力端に参照信号（Ｒ）を与えられクロック信号（Ｔ）
によりクロックされる第１のシフトレジスタ（１）と、 第１のシフトレジスタ（１）の後に接続されているディ
ジタル微分器（２）と、 入力端にクロック信号（Ｔ）を与えられマルチポジショ
ンの２進語（Ｚ）を発するカウンタ（３）と、 カウンタ（３）およびディジタル微分器（２）と接続さ
れており、ディジタル微分器（２）の相応の出力信号
（Ｓ１）が生じた際カウンタ（３）の出力端における２
進語（Ｚ）を記憶する一時メモリ（４）と、 入力端に参照信号（Ｒ）を与えられクロック信号（Ｔ）
により逆にクロックされる第２のシフトレジスタ（５）
と、 入力端でディジタル微分器（２）の出力端と接続されて
いるアナログ微分器（６）と、 データ入力端（Ｄ）で第２のシフトレジスタ（５）の出
力端と、クロック入力端（Ｃ）でアナログ微分器（６）
の出力端と接続されており、また出力信号により出力２
進語（Ｂ）の最下位ポジション（ＬＳＢ）を形成するＤ
フリップフロップ（７）とを含んでおり、その際に出力
２進語（Ｂ）の上位ポジション（ＭＳＢｓ）が一時メモ
リ（４）の出力端に用意されている２進語により与えら
れていることを特徴とする位相差測定のための回路装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19506007.5 | 1995-02-17 | ||
| DE19506007A DE19506007C1 (de) | 1995-02-17 | 1995-02-17 | Schaltungsanordnung zur Phasendifferenzmessung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08248071A true JPH08248071A (ja) | 1996-09-27 |
Family
ID=7754655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047904A Withdrawn JPH08248071A (ja) | 1995-02-17 | 1996-02-09 | 位相差測定のための回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5903144A (ja) |
| EP (1) | EP0727670B1 (ja) |
| JP (1) | JPH08248071A (ja) |
| KR (1) | KR960032000A (ja) |
| CA (1) | CA2169616A1 (ja) |
| DE (2) | DE19506007C1 (ja) |
| TW (1) | TW282514B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388482B1 (en) | 2000-06-21 | 2002-05-14 | Infineon Technologies North America Corp. | DLL lock scheme with multiple phase detection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644268A (en) * | 1985-04-08 | 1987-02-17 | Allied-Signal Corporation | Apparatus and method for determining the magnitude and phase of the fundamental component of a complex waveshape |
| US4704574A (en) * | 1986-08-26 | 1987-11-03 | Rca Corporation | Phase difference measurement apparatus and method |
| US4926115A (en) * | 1988-12-19 | 1990-05-15 | Ag Communication Systems Corporation | Unique phase difference measuring circuit |
| EP0463206B1 (de) * | 1990-06-26 | 1994-08-24 | Siemens Aktiengesellschaft | Verfahren zum Messen kleiner Phasendifferenzen und Schaltungsanordnung zur Durchführung des Verfahrens |
| KR970000905B1 (ko) * | 1994-05-30 | 1997-01-21 | 대우전자 주식회사 | 위상차 측정 시스템 |
-
1995
- 1995-02-17 DE DE19506007A patent/DE19506007C1/de not_active Expired - Fee Related
- 1995-12-27 TW TW084113932A patent/TW282514B/zh active
-
1996
- 1996-01-31 EP EP96101354A patent/EP0727670B1/de not_active Expired - Lifetime
- 1996-01-31 DE DE59611400T patent/DE59611400D1/de not_active Expired - Fee Related
- 1996-02-09 JP JP8047904A patent/JPH08248071A/ja not_active Withdrawn
- 1996-02-12 KR KR1019960003285A patent/KR960032000A/ko active IP Right Grant
- 1996-02-15 CA CA002169616A patent/CA2169616A1/en not_active Abandoned
- 1996-02-20 US US08/603,930 patent/US5903144A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19506007C1 (de) | 1996-02-22 |
| TW282514B (ja) | 1996-08-01 |
| EP0727670B1 (de) | 2006-11-22 |
| EP0727670A2 (de) | 1996-08-21 |
| KR960032000A (ko) | 1996-09-17 |
| US5903144A (en) | 1999-05-11 |
| DE59611400D1 (de) | 2007-01-04 |
| EP0727670A3 (de) | 1997-06-18 |
| CA2169616A1 (en) | 1996-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |