SU1432451A2 - Устройство дл коррекции шкалы времени - Google Patents

Abstract

Изобретение может быть использовано в устройствах дл  коррекции шкал времени и позвол ет повысить быстродействие при больших уходах шкалы времени путем обеспечени  коррекции хода времени . Сигнал с генера

Description

(Л

i

00

iNd

йь

гч

тора 1 через фазосдвигающий блок 2 поступает на делитель 3 частоты. Дл  коррекгщи на третий вход элемента ИЛИ 1А подаетс  команда, котора  через формирователь 15 поступает на установочный вход счетчиков 6 и 10. При этом с выхода дешифратора 11 сигнал поступает на вход элемента И 12. Код коррекции поступает на вход преобразовател  9 кода коррекции, с выхода кото- рого поступает в регистр 8 сдвига. Сигнал с выхода элемента И 12 через формирователь 13 поступает на элемент И 5, а сигнал с выхода блока 2 через переключатель 4, элемент И 5 и пере- слючатель 21 поступает на вход счетчика 6. Сигнал с выхода триггера 19 через инвертор 17 разрешает прохождение сигналов через блок 21. При равенстве кодов шести разр дов счетчика 6 и регистра 8 с выхода сумматора 7 сигнал через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и триггер 19 разрешает прохождение сигнала с выхода переключател  4 через элемент И 5 и переключатель 22 на промежуточный вход счетчика 6. Сигналы с выходов переключателей 21 и 22 через блок электронных ключей 16 поступают на дополнительные входы делител  3 частоты. Дл  проведени  грубой коррекции шкалы времени на первый вход элемента ИЛИ 14 поступает сигнал, которьй через элемент ИЛИ 20 поступает на вход элемента И 23 и разрешает прохождение сигнала управлени  на второй управл Ю1ций вход блока 2 с выхода формировател  13. Дл  проведени  точной коррекции на первый вход схемы ИЛИ поступает управл ющий сигнал. При проведении грубой и точной коррекции шкалы времени код коррекции также как и при коррекции кода времени через преобразовател 9 кода времени записьтаетс  в регистр 8, при этом счетчик 6 работает как единое целое. 11 ил.

1

Изобретение относитс  к радиотех- Ш1ке, может быть использовано в измерительных системах и. вл етс  усовершенствованием устройства дл  коррекции шкапы времени по авт.ев. 9 1307598.

Цель изобретени  - повышение быстродействи  при больших уходах шкалы времени путем обеспечени  коррекции кода времени.

ffa фиг. 1 приведена структурна  схема устройства, на фиг. 2 - вариант реализахдш фазосдвигающего блока} на фиг. 3 - структурна  схема делител  частоты; на фиг. 4 - вариант реализации электронного переключател  на фиг. 5 - вариант реализации сумматора; на фиг. 6 - вариант реализации регистра сдвига; на фиг. 7 - структурна  схема преобразовател  кода коррекции на фиг.8 - временные диаграммы работы преобразовател  кода корр гкции; на фиг. 9 - временные диаграммы работы устройст- ва в режиме коррекции кода времени; на фиг. 10 - временные диаграммы работы предлагаемого и известного

устройств в режиме грубой коррекции; на фиг. 11 - то же, в режиме точной коррекции.

Устройство дл  коррекции шкалы времени (фиг. 1) содержит последовательно соединенные генератор 1, фа- зосдвигаюш й блок 2 и делитель 3 частоты , электронный переключатель 4, элемент И 5 совпадени , счетчик 6 сумматор 7, регистр 8 сдвига, преобразователь 9 кода коррекции, последовательно соединенные счетчик 10 и дешифратор 11, последовательно соединенные элемент И 12 совпадени  и формирователь 13 сигнала управлени , последовательно соединенные элемент ИЛИ 14 и формирователь 15 одиночных импульсов, блок 16 электронных ключей , инвертор 17, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18, триггер 19, элемент ИЛИ 20, два электронных переключател  21 и 22, элемент И 23 совпадени . Выход формировател  15 соединен с входами установки счетчиков 6 и 10 и с первым входом блока 16 электронных ключей, входы элемента ИЛИ 14 соединены с ко- мандньми шинами, первый и второй входы элемента ИЛИ 14 соединены с соответствующими входами элемента ИЛИ 20, при этом первый вход элемента ИЛИ 14 соединен также с первым входом электронного переключател  4, к второму входу которого подключен выход делител  3 частоты. Выход фазосдви- гающего блока 2 соединен с третьим входом переключател  4, выход элемен- та И 5 Совпадени  соединен со счетным входом счетчика 6 через переключатель 21, второй вход которого также подключен к выходу элемента И 5, выход переключател  21 соединен с вто- рым входом блока 16 электронных ключей . Между последовательно соединенными выходом и входом i+1-го разр дов счетчика 6 включен переключатель 22, второй вход которого подклю-20 установки R триггеров Т, - Т ц., сое- чен к выходу элемента И 5 совпадени , динены между собой и  вл ютс  входом а третий вход соединен с третьим вхо- установки счетчика 6. Выходы О триг- дом переключател  21, с управл ющим входом блока 16 электронных ключей и с третьим входом элемента ИЛИ 14, 25 выход триггера 19 соединен с четвертым входом переключател  22 и через инвертор 17 с четвертым входом переключател  21. Третий вход блока 16

геров Т, - Tfj.,  вл ютс  выходами сч чика 6.

Блок 16 электронных ключей состои из трех элементов И 24-26 совпадени  первые входы которых соединены между собой и  вл ютс  управл ющим входом блока 16, а вторые входы  вл ютс 

электронных ключей соединен с выходом 30 первым, вторым и третьим входами бло

переключател  22,,а выходы соединены соответственно с входом установки и с первым и вторым дополнительными счетными входами делител  3 частоты. Выходы разр дов счетчика 6 соединены с входами первого слагаемого сумматора 7, входы второго слагаемого которого соединень с выходами старших (N-1)-x разр дов регистра 8 сдвига, выход младшего разр да которого подключен к первому управл ющему входу фазосдвигающего блока 2. Выход переноса сумматора 7 через элемент И 12 соединен с первым входом формировател  13, выход которого Подключен к R-входу триггера 19 и к первому входу элемента И 5 совпадени . Выход переключател  4 соединен с вторыми входами-элемента И 5 совпадени  и формировател  13, выход которого через элемент И 23 совпадени  подключе к второму управл ющему входу фазосдвигающего блока 2. Второй вход элемента И 23 совпадени  подключен к выходу элемента ИЛИ 20. Выходы i+2-го разр да регистра 8 сдвига иi+1-го разр да сумматора 7 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 соединены с S-входом триггера 19. Информационный и такто

вьй выходы преобразовател  9 соединены с соответствующими входами регистра 8 сдвига, а вход подключен к информационной шине, Счетный вход счетчика 10 соединен с тактовым .ВЬЕХОДОМ преобразовател  9, а выход дешифратора 11 подключен к второму входу элемента И 12 совпадени .

Счетчик 6 состоит из N-1 последовательно соединенных триггеров Т, - Tf,.,, при этом выход Q каждого предыдущего триггера соединен со счетным входом С каждого последующего триггера . Выход i-ro триггера 1 соединен со счетным входом i+1-го триггера Т,., череэ переключатель 22. Счетный вход первого триггера I  вл етс  счетным входом счетчика 6. Входы

установки R триггеров Т, - Т ц., сое- динены между собой и  вл ютс  входом установки счетчика 6. Выходы О триг-

геров Т, - Tfj.,  вл ютс  выходами счечика 6.

Блок 16 электронных ключей состоит из трех элементов И 24-26 совпадени , первые входы которых соединены между собой и  вл ютс  управл ющим входом блока 16, а вторые входы  вл ютс 

ка 16. Выходы элементов И 24-26 совпадени   вл ютс  соответственно первым , вторым и третьим выходами блока 16.

Фазосдвигающий блок 2 (фиг. 2) содержит элемент И-НЕ 27, два инвертора 28 и 29 и многофункциональное синхронизирующее устройство МСУ 30. Вход CLK МСУ 30  вл етс  счетным входом, а выход F1 - выходом фазосдвигающего блока 2. Входы элемента И-НЕ 27  вл ютс  ут1равл к)щими входами фазосдвигающего блока 2, при этом вход элемента И-НЕ 27, соединенный с входом генератора 28,  вл етс  первым управл юшим входом блока 2. Входы инверторов 28 и 29 подсоединены соответственно к первому входу и выходу элемента И-НЕ 27. Выходы инверторов 28 и 29 и элемента И-НЕ 27 соединены соответственно с входами D1, D2, D3 МСУ 30, на входы V и D 4 которого подана логическа  1, а на входы ЕХР1, ЕХР2, ЕХРЗ и CLR - логический О.

Делитель 3 частоты (фиг. 3) содержит последовательно соединенные делитель 31 частоты, элемент ИЛИ 32, делитель 33 на 60 частоты (счетчик минут), элемент ИЛИ 34, делитель 35

514324516

на 24 часто.ты (счетчик часов). Вход .л ютс  выходами разр дов регистра 8

сдвига.

Преобразователь кода 9 коррекции

делител  31 частоты  вл етс  счетным входом делител  3 частоты. Входы установки делителей 33 и 35 частоты  вл ютс  входом установки делител  3 частоты. Вторые входы элементов ИЛИ 32 и 34  вл ютс  соответственно первым и вторым дополнительными счетными входами делител  3 частоты, а его выходом  вл етс ,, например, выход ш-го разр да делител  31.

Электронный переключатель 4 (21 и 22) (фиг. 4) состоит из элемента И-НЕ 36 и элемента 2И (2НЕ-И) ИЛИ- НЕ; 37, первый вход которого  вл етс  первым входом электронного переключател  4 (21 и 22), второй и третий входы  вл ютс  третьим входом электронного переключател  4 (21 и 22), четвертый вход подключен к выходу элемента И-НЕ 36, а выход  вл етс  выходом электронного переключател  4 (21 и 22). Выходы элемента И-НЕ 36  вл ютс  вторыми и четвертым входами электронного переключател  4 (21 и 22).

Двенадцатиразр дньй сумматор 7 (фиг, 5) состоит из трех четырехразр дных сумматоров 38-40 и инвертора 41. На вход переноса РО сумматора 38 подана логическа  1. Входы первого А; и второго В; слагаемого сумматоров 38-40  вл ютс  соответственно входами первого и второго слагаемых сумматора 7. Вьиод переноса Р4 каждого предыдущего сумматора 38 (39) соединен с входом переноса РО каждого последующего сумматора 39 (40). Выход переноса последнего .сумматора 40 подключен к входу инвертора 41, выход которого  вл етс  выходом переноса сумматора 7. Выход S3 третьего разр да суммы сумматора 39  вл етс  выходом i+1-го (где i+1 7) разр да суммы (S; +1) сумматора 7.

Двенадцатиразр дный регистр 8 сдвига (фиг. 6) содержит три регистра 42-44. Информационный вход S1 регистра 42  вл етс  информационным входом регистра 8 сдвига, а его тактовый вход С1 - тактовым входом регистра 8 сдвига. Тактовые входы регистров 42-44 соединены между собой. Выход четвертого разр да каждого предьщущего регистра 42 (43) соединен с информационным входом SI каждого последующего регистра 43 (44). Выходы разр дов регистров 42-44  в30

(фиг. 7) состоит из элемента ИЛИ АЗ, триггера 46 и элемента 47 задержки. S- и R-входы триггера 46 соединены с входами элемента ИЛИ 45 и подключе ны к шине кода коррекции. Инверсный

Q выход триггера 46  вл етс  информационным выходом преобразовател  9. Выход элемента ИЛИ 45 соединен с вхо дом элемента 47 задержки, выход кото рого  вл етс  тактовым выходом преоб

15 разовател  9.

Формирователь 13 сигнала управлени  может быть выполнен на DC-триггере , при этом R-вход триггера  вл етс  первым входом, а вход синхрони2Q зации триггера - вторым входом формировател  13. На 1-вход триггера подана логическа  1, на вход К - логический О. Пр мой выход триггера  вл етс  выходом формировател  13

25 Устройство дл  коррекции шкапы времени работает следующим образом.

Генератор 1  вл етс  источником импульсов с периодом повторени  Т (фиг. Юл и 11л) дл  запуска фазо- сдвигающего блока 2, который выполнен в виде делител  частоты с переменным коэффициентом делени . В исходном состо нии коэффициент делени  равен К (пусть К 5), что определ  етс  наличием на втором управл ющем входе уровн  логического О, поступающего через элемент И 23 с выхода формировател  13 (фиг. tOe).

С выхода фазосдвигающего блока 2

.Q импульсы подаютс  на вход делител  3 частоты. Б делителе 3 частоты производитс  деление частоты входных им пульсов, например, до 1/60 Гц делите лем 31 частоты, иа выходах разр дов которого формируютс  импульсы проме жуточных частот. Под промежуточными частотами понимают частоты импульсны сигналов делител  31 частоты, получающиес  при последовательном делени входной частоты. Сигналы с выхода т- го разр да делител  31 частоты подаютс  на второй вход электронного переключател  4. Сигналы 1/60 Гц с выхода делител  31 частоты через элемент ИЛИ 32 (фиг. 3), делитель 33 на 60 частоть, представл ющий собой сче чик минут, и элемент ИЛИ 34 подаютс  на делитель 35 на 24 частоты, представл ющий собой счетчик часов, в ре

35

45

50

55

0

(фиг. 7) состоит из элемента ИЛИ АЗ, триггера 46 и элемента 47 задержки. S- и R-входы триггера 46 соединены с входами элемента ИЛИ 45 и подключены к шине кода коррекции. Инверсный

Q выход триггера 46  вл етс  информационным выходом преобразовател  9. Выход элемента ИЛИ 45 соединен с входом элемента 47 задержки, выход которого  вл етс  тактовым выходом преоб5 разовател  9.

Формирователь 13 сигнала управлени  может быть выполнен на DC-триггере , при этом R-вход триггера  вл етс  первым входом, а вход синхрониQ зации триггера - вторым входом формировател  13. На 1-вход триггера подана логическа  1, на вход К - логический О. Пр мой выход триггера  вл етс  выходом формировател  13.

5 Устройство дл  коррекции шкапы времени работает следующим образом.

Генератор 1  вл етс  источником импульсов с периодом повторени  Т (фиг. Юл и 11л) дл  запуска фазо- сдвигающего блока 2, который выполнен в виде делител  частоты с переменным коэффициентом делени . В исходном состо нии коэффициент делени  равен К (пусть К 5), что определ  етс  наличием на втором управл ющем входе уровн  логического О, поступающего через элемент И 23 с выхода формировател  13 (фиг. tOe).

С выхода фазосдвигающего блока 2

Q импульсы подаютс  на вход делител  3 частоты. Б делителе 3 частоты производитс  деление частоты входных импульсов , например, до 1/60 Гц делителем 31 частоты, иа выходах разр дов которого формируютс  импульсы промежуточных частот. Под промежуточными частотами понимают частоты импульсных сигналов делител  31 частоты, получающиес  при последовательном делении входной частоты. Сигналы с выхода т- го разр да делител  31 частоты подаютс  на второй вход электронного переключател  4. Сигналы 1/60 Гц с выхода делител  31 частоты через элемент ИЛИ 32 (фиг. 3), делитель 33 на 60 частоть, представл ющий собой счетчик минут, и элемент ИЛИ 34 подаютс  на делитель 35 на 24 частоты, представл ющий собой счетчик часов, в ре5

5

0

5

7143

зультате чего на выходах разр дов делителей 33 и 35 частоты производитс  формирование кода времени. Сигналы , представл ющие собой автономную шкалу времени, используютс  потребител ми дл  синхронизации работы других устройств, вход щих в одну систему с данным устройством. Потребители могут использовать необходимые дл  их работы сигналы автономной шкалы времени, снима  их с соответствующих выходов разр дов делителей 31, 33 и 35 частоты.

Таким образом, делитель 3 частоты осуществл ет формирование и хранение шкалы времени, под которой понимают совокупность импульсных сигналов на выходах делител  31 частоты и кода времени, формируемого делител ми 33 и 35 частоты.

При наличии расхождени  между шкалами времени устройства и образцовых часов производитс  коррекци  шкалы времени, При больших (до 1 сут) рас- хождени х этих шкал времени коррекци  проводитс  в три этапа: коррекци  кода времени, а также груба  и точна  коррекци , заключающиес  в грубо и точной коррекции фазы импульсных сигналов, образующих шкалу времени.

Дл  коррекции кода времени на третью командную шину подаетс  команда в виде логической 1 (фиг. 9а), котора  через элемент ИЛИ 14 поступает на формирователь 15. На выходе формировател  15 по вл етс  импульс (фиг. 9б), которьм сбрасывает счетчики 6 и 10. При этом на выходе дешифратора 11 по вл етс  логический О ,(Фиг. 96), на выходе переноса сумматора 7 - логическа  1 (фиг. 9ж), на выходе i+1-го (седьмого) разр да суммы сумматора 7, подключенного к элементу 18,- логическа  1 (фиг.9з Предположим, что в i+2-м (восьмом) разр де регистра 8 сдвига содержитс  логическа  1. В этом случае на выходе элемента ИСКЛЮЧАЩЕЕ ИЛИ 18 по вл етс  логический О, который по вл етс  и на вькоде триггера 19 (фиг. Эк), поскольку на его R-входе присутствует логический О с выхода формировател  13.

Импульс с выхода формировател  15 через блок 16 электронных ключей, открытый сигналом на управл ющем входе блока 16, проходит на вход устаноки делител  3 частоты (фиг. 9т).

Q

5 o

5 о

.„ .

5

55

При этом происходит сброс делителей 33 и 35 (фиг. 3) в делителе 3 частоты , т.е. сброс кода времени. Команда с третьей командной шины подаетс  на третьи входы электронных переключателей 21 и 22, разреша  в этих переключател х прохождение сигналов с выхода элемента И-НЕ 36 (фиг. 4) через элемент 2И(2НЕ-И)ИЛИ-НЕ 37. Логический О с выхода триггера 19 (фиг. 9к) подаетс  на четвертый вход переключател  22, запреща  прохождение через него сигналов, и через инвертор 17 на четвертый вход переключател  .21, разреша  прохождение сигналов с выхода элемента И 5 на выход переключател  21 через элемент И-НЕ 36 (фиг. 4).

По шине кода коррекции производитс  ввод в устройство N-разр дного последовательного кода коррекции, который представл ет собой импульсный код,подающийс  старшимиразр дами вперед по двум лини м св зи в виде пр мого и инверсного кодов. Единице кода коррекции соответствует наличие 1Ф1пульса на линии Св зи пр мого кода и отсутствие импульса на линии инверсного кода. Код коррекции имеет, например , при N 12 следующую структуру: младший разр д - произвольный, следующие шесть разр дов - код минут текущего времени, старшие п ть разр дов - код часов текущего времени об- разг.овых часов.

.од коррекции поступает на преобразователь 9 кода коррекции (фиг. 7), причем импульсы пр мого кода поступают на S-вход триггера 46 преобразовател  9 (фиг. 8а), а импульсы инверсного кода - на его R-вход (фиг. 8б). На инверсном ВЕзкоде триггера 46 формируетс  последовательный инверсньй код коррекции (фиг. 8в). На выходе элемента ИЛИ 45 из импульсов пр мого и инверсного кодов формируетс  так-, това  сери  импульсов сдвига (фиг. 8г), котора  через эл емент 47 задержки поступает на тактовый выход преобразовател  9 (фиг. 8д, 9в). Задержка тактовых импульсов сдвига обеспечивает надежную запись инверсного кода Коррекции в регистр 8 сдвига.

Разр ды инверсного кода коррекции поочередно подаютс  с инверсного выхода триггера 46 преобразовател  9 (фиг. 7) на информационный вход регистра 8 сдвига и записываютс  в него под воздействием импульсов сдвига на тактовом входе таК;, что во 2, 3, ... i-t-1-й разр ды (где 1 6) записываетс  код минут, а в i+2, i+3, ...., N-разр ды - код часов (, N « 12). Одновременно счетчик 10 подсчитывает число тактовых импульсов сдвига. Как только в регистр 8 сдвига записываетс  последний разр д кода, на выходе дешифратора 11 по вл етс  логическа  (фиг, 9г), котора  через элемент И 12 совпадени , открытый сигналом логической 1 с выхода переноса cy мaтopa 7 (фиг 9ж), проходит на первый вход формировател  13 (фиг. 9д), разреша  изменение состо ни  последнего под воздействием импульсов на втором входе . После э того первый же импульс, поступак ций с выхода фазосдвигающего блока 2 через переключатель 4 на второй вход формировател  13 (фиг. 9м, и), срезом устанавливает на выходе формировател  13 логическую 1 (фиг. 9е). Этот сигнал открывает элемент И5 совпадени , и импулхЛы с выхода переключател  4 начинают проходить на вторые входы переключателей 21 и 22 (фиг. 9о). Поскольку на выходе триггера 19 присутствует логический О (фиг. 9к), переключатель 22 закрыт, а переключатель 21 открыт Импульсы с выхода элемента И 5 совпадени  через переключатель 21 проход  на счетньй вход триггера Т, счетчика 6 (фиг. 9п) и через блок 16 электронных ключей на первый дополнительный счетный вход делител  3 частоты (фиг. 3), т.е. счетчик минут.

Счетчик производит счет импульсов до тех nopi, пока не произойдет совпадение кода на выходах его разр дов с кодом минут, инверсна  копи  которого записана во 2, 3, ... i+1-м разр дах регистра 8 сдвига. При этом в сумматоре 7 по вл етс  перенос из i-ro (шестого) разр да в i+1-й (седьмой).

Рассмотрим случай 5 кох да на. (седьмой) разр д второго слагаемого сумматора 7 подаетс  логическа  1 с i+2-го (восьмого) разр да регистра 8 сдвига -В этом случае в седьмом разр де суммы сумматора 7 (S;) по вл етс  логический О (фиг. 9з). Этот сигнал поступает на второй вход элемента ИСКЛЮЧАЩЕЕ ИЛИ 18, в результате чего на его выходе по вл етс 

5

5

логическа  1 (фиг. 9и), так как на первый вход злемента 18 в данном случае также поступает логическа  1 с восьмого разр да регистра 8 Сдвига Если же в восьмом разр де регистра 8 сдвига будет логический О, то на выходе элемента ИСКШОЧАКЩЕЕ ШШ 18 также по витс  логический 1, так Q как перенос из шестого в седьмой разр ды сумматора 7 вызывает по вление логической 1 в седьмом разр де суммы

Логическа  1 с выхода элемента ИСКЛЮЧАЩЕЕ ИЛИ 18 (фиг. 9и) переворачивает триггер 19 (фиг. 9к), на R-входе которого присутствует логическа  1 с выхода формировател  13. Логическа  1 с выхода триггера 19 (фиг. 9к) разрешает прохождение импульсов с выкода элемента И 5 совпадени  через переключатель 22 на триггер Т счетчика 6 и запрещает прохождение сигналов через переключатель 21 на триггер Т.

Таким образом,, через переключатель 21 проходит пачка импульсов, число которых cooTBeTcfByeT коду минут, содержащемус  в коде коррекции, т.е. числу минут текущего времени. Эта пачка импульсов заполн ет ранее сброшенный делитель 33 частоты в делителе 31 частоты (фиг. 3) ., при этом код на выходах разр дов делител  33 соответствует коду минут текущего времени.

Счет импульсов с выхода элемента И 5 совпадени  продолжает втора  часть счетчика 6, выполненна  на триггерах Т.,. При этом импульсы с выхода переключател  22 (фиг. 9р) проход т через блок электронных ключей 16 на второй дополнительный счетный вход делител  3 частоты (фриг. 9у), заполн   через элемент ИЛИ 34 ранее сброшенный делитель 35 частоты (фиг. 3), т.е. счетчик часов.

Как только код на выходах разр дов второй части счетчика 6 совпадает с кодом часов, хран ющимс  в инверсном виде в старпшх п ти разр дах регистра 8ксдвига, на выходе переноса сумматора 7 по витс  логический О (фиг. 9ж). На выходе элемента И 12 совпадени  также по вл етс  логический О (фиг, 9д), который возвращает формирователь 13 в исходное состо ние Логический О с выхода формировател  13 (фиг. 9е) запирает элемент И 5 совпадени .

0

5

0

0

5

Таким образом, через переключатель 22 проходит пачка импульсов, число которых соответствует коду часов, содержащемус  в коде коррекции, т.е. числу часов текущего времени. Эта пачка импульсов заполн ет делитель 35 частоты в делителе 3 частоты (фиг. 3) при зтом код на выходах разр дов делител  35 частоты соответствует коду часов текущего времени. Таким образом, в результате первого этапа коррекции шкалы времени производитс  коррекци  кода времени в делителе 3 частоты. Второй и третий этапы коррекции (груба  и точна  коррекци ) производ тс  так же, как в известном устройстве. Дл  проведени  грубой коррекции шкалы времени на первую командную шину подаетс  логическа  1 (фиг. 10а), котора  через элемент ИЛИ 14 проходит на формирователь 15. На выходе формировател  15 по вл етс  импульс (фиг. 106 который сбрасьшает счетчики 6 и 10. На выходе дешифратора 11 по вл етс  логический О (г. Юг), а на выходе переноса сумматора 7 - логическа  1 (фиг. 10ж).

Команда (логическа  1, фиг.Юа) через элемент ИЛИ 20 подаетс  также на второй вход элемента И 23 совпадени , разреша  прохождение сигнала управлени  на второй управл ющий вход фазосдвигающег.0 блока 2 с выхода формировател  13. Кроме того, команда поступает на третий вход переключател  4, при этом на выход переключател  4 проход т импульсы с выхода делител  3 частоты (фиг.10м,к).

На третьей командной шине в этом режиме присутствует уровень логического О, которьй запирает блок 16 электронных ключей и воздействует на третьи входы переключателей 21 и 22. При этом на выход переключателей 21 и 22 проход т сигналы с их первых входов. Выход элемента И 5 совпадени  в этом случае через переключатель 21 соединен со счетньм входом счетчика 6, а вькод шестого разр да счетчика 6 (триггер Т; ) через переключатель 22 соединен со счетным входом его следующего седьмого разр да (триггер Т,-,).

Таким образом, при грубой коррекции счетчик 6 работает как единое целое в отличие от коррекции кода времени, когда этот счетчик разделен

5

5

переключателем 22 на две независимые части.

После подачи логической 1 на первую командную шину производитс  запись в регистр 8 сдвига кода коррекции аналогично записи кода при коррекции кода времени. При этом код коррекции имеет следующую структуру: в младшем разр де - знак коррекции, в старших разр дах - величина коррекции .

Аналогично коррекции кода времени после записи кода в регистр 8 сдвига на выходе дешифратора 11 по вл етс  . логическа  1 (фиг. Юг), котора  через элемент И 12 совпадени , открытый логической 1 с выхода сумматора 7 (фиг. 10ж), проходит на первый вход формировател  13. По срезу первого импульса на втором входе формировател  13 на его выходе по вл етс  сигнал управлени  в виде логической 1 (фиг. Юе), который разрешает прохождение импульсов через эле- . мент И 5 совпадени  на счетчик 6 (фиг. 10о,п) и измен ет коэффициент делени  фазосдвигающего блока 2 на К t1 в зависимости от знака коррекции , поступающего на второй управл ющий вход с выхода младшего (первого) разр да регистра 8 сдвига. На фиг.10 в качестве примера показано изменение коэффициента делени  фазосдвигающего блока 2 с К 5 на К-1 4.

Первый после изменени  коэффициента делени  импульс на выходе фазor сдвигающего блока 2 по вл етс  на врем  Т раньше или позже, чем при исх;од- ном коэффищ1енте делени , второй импульс - на врем  2Т раньше или позже и т.д. (Т - период повторени  импульсов генератора 1). Таким образом, изменение коэффициента делени  фазо- 5 сдвигающего блока вызьшает изменение фазы его выходных импульсов и приводит к сдвигу шкалы времени.

Счетчик производит счет импульсов с выхода переключател  4. Двоичный код с выходов разр дов счетчика 6 подаетс  на входы первого слагаемого сумматора 7, на входы второго слагаемого которого подаетс  величина коррекции в инверсном коде с выходов старших N-1-X разр дов регистра 8 сдвига. Как только в счетчике 6 окажетс  записанным код, равный величине коррекции, на выходе переноса сумматора 7 по вл етс  логический О

0

5

0

0

5

13

(фиг, 10ж). Hd выходе элемента И 12 совпадени  по вл етс  логический О (фиг. 10д), который возвращает формирователь 13 в исходное состо ние. Логический О с выхода формировател  13 (фиг. 10е) запрещает прохожде- :ние импульсов через элемент И 5 сов:падени  на счетчик 6 и врсстанавливаIет исходный коэффициент делени  фазоjсдвигающего блока 2.

; Величина грубой коррекции равна

j ±Т-М К,

I где Т - период повторени  импульсов

i генератора 1;

I М - величина коррекции;

j К - коэффициент делени  делител 

I 3 частоты от.входа до т-го.

: выхода (на фиг, 10 К( 10).

После Грубой коррекции проводитс  аналогично точна  коррек1р1 .

На второй командный вход подаетс  логическа  1 (фиг. 11 а). Импульсом с выхода формировател  15 производитс  сброс счетчиков 6 и 10 (фиг. 116, г, д, ж). Затем в устройство вводитс  код коррекции и происходит точна 

i коррекци  аналогично грубой. Посколь: ку на третьем входе электронного пе реключател  4 присутствует.логический

: на его выход проход т импульсы с

выхода фазосдвигающего блока 2 (а не

с делител  3 частоты).

Claims (1)

1. Формула изобретени 

   Устройство дл  коррекции шкалы времени по авт.ев № 1307598, отличающеес  тем, что, с целью повышени  быстродействи  при больших уходах шкалы времени в устройство введены блок электронных ключей, инвертор , элемент ИСКЛЮЧАЩЕЕ ИЛИ, триггер , дополнительный элемент ИЛИ, два дополнительных электронньлх переключател  и дополнительный элемент совпа

   дени , элемент ИЛИ выполнен с трем  входами, делитель частоты выполнен с четырьм  входами, электронный переключатель выполнен с четьфьм  входаU32451

   1А

   0

   5

   5

   0

   в

   5

   ми, причем первый дополнительный электронный переключатель включен между последовательно соединенными первым элементом совпадени  и первым счетчиком, между последовательно сое- диненнь1ми выходом i-ro и входом (i+1)- го разр дов первого счетчика включен второй дополнительньй электронньй переключатель , а между последовательно соединенными выходом формировател  сигнала управлени  и вторым управл ющим входом фазосдвигающего блока включен дополнительный элемент совпадени , при этом выход первого элемента совпадени  соединен с вторыми входами первого и второго дополнительных электронных переключателей, третьи входы которых подключены к входу управлени  блока электронных ключей и к третьему входу элемента ИЛИ, выход триггера соединен с четвертым входом второго дополнительного электронного переключател  и через инвертор с чет- вертьм входом первого дополнительного электронного переключател , первый вход блока электронных ключей подключен к выходу формировател  одиночных импульсов, второй и третий входы соединены с выходами первого и второго дополнительных электронных переключателей , соответственно-, первый, второй и третий выходы блока электронных ключей подключены к входу установки и к первому и второму дополнительным счетным входам делител  частоты соответственно , первый и второй входы дополнительного элемента ИЛИ соединены соответственно с первым и вторым входами элемента ИЛИ, а выход подключен к второму входу дополнительного элемента совпадени , первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом (i+2)-ro разр да регистра сдвига , второй вход подключен к выходу (i+1)-ro -разр да суммы сумматора, а выход соединен с S-входом триггера, R-вход которого подключен к выходу формировател  сигнала управлени .

   К Sbi/iodoM Ълока 16 9иг.З

   fe.V

   К cvsmvuN d

   -Л™

   Фш,В

   9u.8

   иг.5