SU1443173A1

SU1443173A1 - Устройство фазовой автоподстройки частоты

Info

Publication number: SU1443173A1
Application number: SU864164083A
Authority: SU
Inventors: Михаил Натанович Колтунов
Original assignee: Предприятие П/Я Р-6609
Priority date: 1986-12-18
Filing date: 1986-12-18
Publication date: 1988-12-07

Abstract

Изобретение относитс к радиотехнике . Цель изобретени - повьшение точности подстройки фазы при выполнении фазового детектора с релейной х-кой. Устр-во содержит опорный г-р 1, дапители 2 и 4 с переменным коэф. делени ,фазовый детектор 3 с релейной х-кой, управл емый г-р 5, . блоки установки 6 и 10 делител , блок выбора 7 режимов, цифровой вычислитель 8 сигнала ошибки и преобразователь 9 цифра - аналог. Цель достигаетс за счет возможностей более точного измерени разности фаз сигналов. 6 ил., 2 табл. Вымд (Л ф 4i С Ч СО

Description

фиг.1

Изобретение относитс к радиотехнике и может бьггь использовано в устройствах авторегулировани частоты и фазы сигналов.

Цель изобретени - повышение точности подстройки фазы при вьтолнении фазового детектора.с релейной характеристикой ,

На фиг,1 представлена структурна электрическа схема устройства фазовой автоподстройки частоты; на , - структурна электрическа схема первого и второго блоков установ- ки делител ; на фиг. 3 - структурна электрическа схема.блока выбора режимов; на фиг.4 - пример вьшолне- ни фазового детектора с релейной характеристикой; на фиг,5 и 6 - при- меры вьшолнени цифрового вычислител сигнала ошибки.

Устройство фазовой автоподстройки частоты содержит опорный генератор 1j первьм делитель 2 с переменным козф- фициентом депени (ДПКД)$ фазовый детектор 3 с релейной характеристикой , второй ДПК,П 4;, управл емьш генератор 55 первый блок 6 установки делител (БУД), блок 7 выбора режимов, цифровой вычислитель 8 сигнала ошиб7 ки, преобразователь 9 цифра-аналог, второй БУД Юз при этом первый и второй БУД содержат фop iИpoвaтeль 11 И1--т:ульсов5 первый дешифратор 12 и элемент 13 пам ти,, блок 7 выбора режимов содержит элемент ИЛИ 14, счетчик 15, второй дешифратор 16 и чейку 17 пам ти, цифровой вычислитель 8 сигнала ошибки, реализующий статические свойства устройства, как системы автоподстройки фазы, содержит дво- ичньй счетчик 18 и блок 19 пам ти, а цифровой вычислитель 8 сигнала опиб ки, реализующий статические свойства устройства, как системы автоподстрой- ки фазы, содержит цифровой счетчик 20 первьш регистр 21 пам ти, трехвходо- вьй сумматор 22, блок 23 выбора,двух- входовьш сумматор 24 и второй регистр 25 пам ти.

1 стройство фазовой автоподстройки частоты работает следующим обра3 OiM .

Первый 2 и второй 4 ДПКД формируют сигналы с различными периодами соот ветственно из сигнала опорного генераторе . 1 и выходного сигнала, получаемого от управл емого генератора 5.0т

.

JQ

20 25 30 дд - ,

35

50

55

личие в длине периодов всегда имеет заданную определенную величину при каждой паре коэффициентов делени первого 2 и второго 4 ДПКД.Фазовый детектор 3 сравнивает во времени моменты поступлени сигналов с первого 2 и второго 4 ДПКД и фиксирует пол рность сигнала ошибки. Если сигнал с второго ДПКД 4 поступил раньше, то фазовый детектор 3 выдает сигнал ошибки опережени (ОП), а если отстает , то отставани (ОТ). Первый и второй БУД по пол рности сигнала ошибки устанавливают коэффициенты делени первого 2 и второго 4 ДПКД таким образом, чтобы эту ошибку уменьшить, а затем изменить ее пол рность.В конце общего периода сравнени , который определ етс счетчиком 15 в блоке 7 выбора режима, коэффициенты делени первого 2 и второго 4 ДПКД устанавливаютс такими, чтобы общий период сравнени фаз поделенных сигналов (N сигналов с первого 2 и второго 4 ДПК/1)бьт одинаков дл эталонного сигнала и сигнала управл емого генератора . Пор док изменени коэффициентов делени первого 2 и второго 4 ДПКД устанавливаетс сигналами управлени с блока 7 выбора режимов. Один из этих сигналов указывает на пор док сближени фаз поделенных сигналов , а другой на число этапов сравнени , по которым формируетс общий период сравнени . Результаты грубого сравнени фаз, когда периоды сигналов с первого 2 и второго 4 ДПКД сильно отличаютс друг от друга, формируют сигнал установки в блоке 7 выбора режимов, который поступает на цифровой вычислитель 8-, а результаты точного сближени фаз сигналов с первого 2 и второго 4 ДПКД, когда их периоды отличаютс незначительно (вплоть до тыс чных долей такта управл емого генератора 5) подаютс на цифровой вычислитель 8 с блока 7 выбора режимов в виде импульсов счета числа сравнений. Начало нового общего периода сравнени соответствует формированию сигнала перезаписи,который также подаетс с блока 7 выбора режимов на цифровой вычислитель 8.Выходной сигнал, сформированный в цифровом вьиислителе 8, преобразуетс с помощью преобразовател 9 в управл ющий сигнал, который поступает на управл емый генератор 5.

314

Входные сравниваемые сигналы с первого 2 и второго 4 ДПКД имеют положительную пол рность. Фазовый детектор 3 фиксирует какой из входных сигналов поступил раньше и на выходе фазового детектора 3 устанавливаетс .сигнал ошибки ОТ или ОП.

В формирователе 11 импульсов в БУД 6 или БУД 10 из входных сигналов фазового детектора 3 формируютс тактовые импульсы айв. При поступлении сигнала ОТ (ОП), что соответствует напр жению логической единицы и до поступлени с фазового детектора 3 нулевого потенциала, н& выходе в(а) имеетс положительный сигнал логической единицы.

Первый дешифратор 12 по заданной табл. 1 истинности устанавливает нужньй коэффициент .делени в ДПКД, который запоминаетс элементом 13 пам ти . Выходной сигнал первого дешифратора 12 зависит от сигналов на цифровых входах С и С1 с ВЕР 7 и вход- ных сигналов в или а.

Блок выбора режимов (БВР) 7 работает следующим образом: счетчик 15 считает число тактов в или а, поступающих к нему на вход через элемент ИЛИ 14. Последнее состо ние счетчика соответствует началу общего периода сравнени фаз. Сигнал с выходов счетчика 15 (цифровой код) С1 подаетс на выход управлени БВР 7 и на второй дешиф- ратор 16. Таблица истинности второго дешифратора 16 приведена в табл.2. Данные с второго дешифратора 16 поступают йа чейку 17 пам ти и с нее в виде сигнала С на вход второго де- шифратора 16 и на выход управлени БВР 7 (С). Формирование сигналов с второго дешифратора 16 происходит в . соответствии с тактами в и а. Кроме того, во втором дешифратора 16 форми- руютс сигналы счета (е), установки (g) и перезаписи (h), которые поступают в цифровой вычислитель 8 (табл.2).

В цифровом вычислителе 8 сигнал установки определ ет начальное состо ние двоичного счетчика 18, а сигнал Счет, поступивший на счетный вход, уточн ет это значение.

В конце общего цикла сравнени сигна .,.,

лом перезаписи данные с двоичного

счетчика 18 перезаписываютс в блок 1 пам ти и оттуда поступают на выход 1ЩФРОВОГО вычислител 8 дл преобра734

зовани в преобразователе 9 и управлени частотой управл емого генератора 5.

В случае использовани цифрового вычислител 8 в виде фиг.6 сигналы с цифрового счетчика 20 (А) перезаписываютс в первый регистр 21 пам ти, где хранилось значение сигнала с цифрового счетчика 20 за прошпый цикл сравнени (В). Во второй регистр 25 пам ти записываетс уточненное значение управл ющего выходного сигнала с этого же второго регистра 25 пам ти (С). В трехвходовом сумматоре 22 (ZC + А - В) происходит уточнение кода на величину изменени сигнала ошибки, а в двухвходовом сумматоре 24 (21С + А) - на величину сигнала ошибки . Блок 23 выбора выбирает сигнал с нужного сумматора в конце общего цикла сравнени и подает его на второй регистр 25 пам ти.

Точность установки фазы выходного сигнала в предлагаемом устройстве импульсно-фазовой автоподстройки частоты , вьшолненного по предлагаемому способу, вьш1е чем у известного устройства за счет возможностей более точного измерени разности фаз сигналов.

Claims

Формула изобретени

Устройство фазовой автоподстройки частоты, содержащее соединенные последовательно опорный генератор, первьш делитель с переменным коэффициентом делени и фазовый детектор, второй вход которого соединен с выходом второго делител с переменным коэффициентом делени , а также управл емый генератор, выход которого подключен к входу второго делител с переменным коэффициентом делени , отличающеес тем, что, с целью повьш1ени точности подстройки фазы при выполнении фазового детектора с релейной характеристикой, в него введены между первым выходом фазового детектора и управл ющим входом управл емого генератора последовательно соединенные первый блок уста- ,новки делител , блок выбора режимов, цифровой вычислитель сигнала ошибки и преобразователь цифра-аналог, меж- ду вторым выходом фазового детектора и вторым входом блока выбора режимов введен второй блок установки делител , выходы управлени блока выбора

5 14

режимов соединены с управл ющими входами первого и второго блоков установки делител J управл ющие выходы которых соединены с установочными входами соответственно первого и второго делителей с переменным коэффициентом делени , а первый и второй выходы фазового детектора дополнительно соединены соо тветственно с торыми входа- ми второго и первого блоков установки делител , причем каждьй блок установки делител вьтолнен в виде последовательно соединенньк формировател импульсов, входы которого вл - ютс входами блока установки делител , а один из выходов вл етс выходом блока установки делител ,первого дешифратора и элемента пам ти, выходы которого вл ютс управл ющими выходами блока установки делител , при этом управл ющими входами блока установки делител вл ютс первьш

736

и второй цифровые входы первого дешифратора , а блок выбора режимов выполнен в виде последовательно соединенных элементов ИЛИ, входы которого вл ютс первым и вторым входами блока выбора режимов, счетчика, второго дешифратора и чейки пам ти, причем входы элемента ШЖ соединены также с тактовыми входами второго дешифратора , а выход элемента ИЛИ - с входом записи чейки пам ти, выходы чейки пам ти и счетчика вл ютс управл ющими выходами блока выбора режимов и соединены с управл ющими входами второго дешифратора, установочный выход второго дешифратора подключен к входу сброса счетчика в ноль при этом выходы второго дешифратора Счетный, Установка и Перезапись вл ютс выходами блока выбора режимов.

Таблица 1

000

100

000

010

000

101

100

100

001

001

jOI

101

Примечание: 1

В табл.1 при всех остальных видах управл ющих сигналов выходные сигналы равны 0000.
2.Единица в выходном сигнале измен ет состо ние триггера запоминани в элементе 13 пам ти. Первые два разр да измен ют состо ние первого триггера , а вторые два разр да - второго. По сигна лу d ;

-1010 на выходе соответствующих триггеров

устанавливаетс

-0101 на выходе соответствующих триггеров

устанавливаетс

-1001 на выходе соответствующих триггеров

устанавливаетс

-0110 на выходе соответствующих триггеров

устанавливаетс
3.Знак - у-правл ющих сигналов допускает любое значение данного символа (О или 1).
4.Такты айв во времени не совпадают.
5.Знак инверсии 00 обозначает любой сигнал, но не 00, т.е. 10 или 01,или 11.
6.Сигнал С1 имеет шесть значений

00 11 01

to

- до N

- код

-

0000 0000

1010 0001

0001 0110

0001

0010 0001

0010 0110

00 11 01

to

100 010 001 101 -11 - до N -3- код 000

- код

- - примечании п. 3-6 табл.1.

2.Сигнал d подаетс на входы D-триггеров запоминани чейки 17 пам ти.

3.Единица на выходах f и h обозначает наличие управл ющего сигнала, а О его отсутствие.

4.Сигнал 000 на выходе g обозначает отсутствие сигнала установки.По сигналу 100 устанавливаетс О, по сигналу 110 - N, 101 - максимальное значение счетчика 15, 010 - N - 1, 001 - 2 и 011 - минимальное значение счетчика

Вы)(оды Л

Синхронизирующие биоды

9Вх ОТ(ОП)98)(Ofj(OT)9 От (2)

1(3)

Тактовые

п

Фиг.2

Фиг.З

Перезапись

.S