JPH04267430A - シリアル・パラレル変換器 - Google Patents
シリアル・パラレル変換器Info
- Publication number
- JPH04267430A JPH04267430A JP3028437A JP2843791A JPH04267430A JP H04267430 A JPH04267430 A JP H04267430A JP 3028437 A JP3028437 A JP 3028437A JP 2843791 A JP2843791 A JP 2843791A JP H04267430 A JPH04267430 A JP H04267430A
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- Japan
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- data
- register
- serial
- outputs
- output
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路等から得られる
シリアルデータをパラレルデータに変換して取り込むた
めに使用されるシリアル・パラレル変換器（以下、Ｓ／
Ｐ変換器と略す）に関し、特に可変長のデータをサイク
リックに変換するＳ／Ｐ変換器に関する。
シリアルデータをパラレルデータに変換して取り込むた
めに使用されるシリアル・パラレル変換器（以下、Ｓ／
Ｐ変換器と略す）に関し、特に可変長のデータをサイク
リックに変換するＳ／Ｐ変換器に関する。
【０００２】
【従来の技術】従来のＳ／Ｐ変換器は、単なるシフトレ
ジスタとパルス発生器から構成されていた。その一例を
図３に示す。クロックに同期したシリアルデータを取り
込み、並列化するためのシフトレジスタ５３と、クロッ
クをカウントし、ビットカウンタ長レジスタ５１によっ
て示されるデータのビット長Ｍをカウントする毎に読み
出しパルスを発生させるパルス発生器５２と、読み出し
パルスに同期して、シフトレジスタ５３のの出力を取り
込むデータレジスタ５５の組み合わせが最も基本的な構
成であるが、この例ではさらに、ビット長Ｍのデータを
パラレル出力の任意の部分にシフトさせて取り出すため
のバレルシフタ５４をシフトレジスタ５３とデータレジ
スタ５５の間に、シフト量を制御するためのシフト量レ
ジスタ５６と共に追加している。
ジスタとパルス発生器から構成されていた。その一例を
図３に示す。クロックに同期したシリアルデータを取り
込み、並列化するためのシフトレジスタ５３と、クロッ
クをカウントし、ビットカウンタ長レジスタ５１によっ
て示されるデータのビット長Ｍをカウントする毎に読み
出しパルスを発生させるパルス発生器５２と、読み出し
パルスに同期して、シフトレジスタ５３のの出力を取り
込むデータレジスタ５５の組み合わせが最も基本的な構
成であるが、この例ではさらに、ビット長Ｍのデータを
パラレル出力の任意の部分にシフトさせて取り出すため
のバレルシフタ５４をシフトレジスタ５３とデータレジ
スタ５５の間に、シフト量を制御するためのシフト量レ
ジスタ５６と共に追加している。
【０００３】
【発明が解決しようとする課題】上述した従来の手法に
より、任意のビット長のデータを、あるデータ幅の任意
の部分に取り出すことは可能である。
より、任意のビット長のデータを、あるデータ幅の任意
の部分に取り出すことは可能である。
【０００４】ところが、実際のハードウェアを構成した
場合、バレルシフタの規模はデータ幅にほぼ比例して大
きくなるため、ハードウェアの負担はバレルシフタが無
い場合と比較して非常に大きくなる。逆に、この部分を
ソフトウェアで実現しようとした場合には、任意のビッ
ト長のデータに対応しようとすると、ＣＰＵに取り込ん
だ後のシフト操作時にシフト操作の回数を管理するため
にレジスタが必要となり、更にレジスタの確保のために
レジスタの退避を必要とするなど、ソフトウェア上の面
倒な処理を必要とする。
場合、バレルシフタの規模はデータ幅にほぼ比例して大
きくなるため、ハードウェアの負担はバレルシフタが無
い場合と比較して非常に大きくなる。逆に、この部分を
ソフトウェアで実現しようとした場合には、任意のビッ
ト長のデータに対応しようとすると、ＣＰＵに取り込ん
だ後のシフト操作時にシフト操作の回数を管理するため
にレジスタが必要となり、更にレジスタの確保のために
レジスタの退避を必要とするなど、ソフトウェア上の面
倒な処理を必要とする。
【０００５】
【課題を解決するための手段】本発明のシリアル・パラ
レル変換器は、シリアル・パラレル変換したい任意のビ
ット長Ｍを指定し、ビット長Ｍを出力するビットカウン
タ長レジスタと、クロックに同期して入力シリアルデー
タを取り込み、取り込んだデータをパラレルデータに変
換して出力するシフトレジスタと、クロックをカウント
し、ビットカウンタ長レジスタに指定された値Ｍをカウ
ントする毎に読み出しパルスを発生するパルス発生器と
、指定されたデータ幅Ｎに対し、前記ＭとＮとの差（Ｎ
−Ｍ）を計算し出力する演算回路と、前記演算回路の出
力を遅延量設定値Ｋとして選択し、前記読み出しパルス
をＫクロック分遅延させる遅延回路と、前記遅延回路に
より遅延させられた読み出しパルスに同期して前記シフ
トレジスタの出力を取り込み出力するデータレジスタと
、前記データ幅Ｎを出力するデータ幅レジスタを有する
ことを特徴とし、前記データ幅Ｎを出力するデータ幅レ
ジスタが、外部から任意のＮを設定可能であることを特
徴とする。
レル変換器は、シリアル・パラレル変換したい任意のビ
ット長Ｍを指定し、ビット長Ｍを出力するビットカウン
タ長レジスタと、クロックに同期して入力シリアルデー
タを取り込み、取り込んだデータをパラレルデータに変
換して出力するシフトレジスタと、クロックをカウント
し、ビットカウンタ長レジスタに指定された値Ｍをカウ
ントする毎に読み出しパルスを発生するパルス発生器と
、指定されたデータ幅Ｎに対し、前記ＭとＮとの差（Ｎ
−Ｍ）を計算し出力する演算回路と、前記演算回路の出
力を遅延量設定値Ｋとして選択し、前記読み出しパルス
をＫクロック分遅延させる遅延回路と、前記遅延回路に
より遅延させられた読み出しパルスに同期して前記シフ
トレジスタの出力を取り込み出力するデータレジスタと
、前記データ幅Ｎを出力するデータ幅レジスタを有する
ことを特徴とし、前記データ幅Ｎを出力するデータ幅レ
ジスタが、外部から任意のＮを設定可能であることを特
徴とする。
【０００６】
【作用】ビットカウンタ長レジスタ及びデータ幅レジス
タに適当な値を設定して、読み出しパルスのタイミング
をコントロールすることにより、可変長のシリアルデー
タを任意のデータ幅の任意の位置で取り込む場合の大規
模なハードウェアや、ソフトウェア上の面倒な操作を削
減することができた。
タに適当な値を設定して、読み出しパルスのタイミング
をコントロールすることにより、可変長のシリアルデー
タを任意のデータ幅の任意の位置で取り込む場合の大規
模なハードウェアや、ソフトウェア上の面倒な操作を削
減することができた。
【０００７】
【実施例】図１は、本発明の一実施例である。以下、図
面に従って説明を行なう。
面に従って説明を行なう。
【０００８】まず、ビットカウンタ長レジスタ１１で、
シリアル・パラレル変換するビット長Ｍを指定する。こ
の出力Ｍにより、パルス発生器１２の発生する読み出し
パルスの周期を設定する。Ｍクロック毎に発生する読み
出しパルスは、遅延回路２３に取り込まれ、遅延量設定
値Ｋに従って、Ｋクロック遅延されて出力されるが、こ
の設定値Ｋはビットカウンタ長レジスタ１１の出力Ｍと
、データ幅レジスタ２１の出力Ｎの差（Ｎ−Ｍ）を演算
回路２２で計算し、この出力を用いている。データレジ
スタ３２は、この遅延された読み出しパルスに同期して
シフトレジスタ３１の出力データを取り込み、出力して
いる。
シリアル・パラレル変換するビット長Ｍを指定する。こ
の出力Ｍにより、パルス発生器１２の発生する読み出し
パルスの周期を設定する。Ｍクロック毎に発生する読み
出しパルスは、遅延回路２３に取り込まれ、遅延量設定
値Ｋに従って、Ｋクロック遅延されて出力されるが、こ
の設定値Ｋはビットカウンタ長レジスタ１１の出力Ｍと
、データ幅レジスタ２１の出力Ｎの差（Ｎ−Ｍ）を演算
回路２２で計算し、この出力を用いている。データレジ
スタ３２は、この遅延された読み出しパルスに同期して
シフトレジスタ３１の出力データを取り込み、出力して
いる。
【０００９】従って、Ｍに必要とするデータのビット長
、Ｎにシフトレジスタ３１及びデータレジスタ３２のパ
ラレル出力のデータ幅を置くと、任意のＭビット幅のデ
ータが、ＭＳＢ詰め（シフトレジスタの、入力から最も
離れた側をＭＳＢとした場合）で得られる。更に、Ｎを
適当に選べば、ＭＳＢ側に何ビットか開けた状態で出力
が得られ、Ｎ＝Ｍとすれば、ＬＳＢ詰めの状態でデータ
が得られる。
、Ｎにシフトレジスタ３１及びデータレジスタ３２のパ
ラレル出力のデータ幅を置くと、任意のＭビット幅のデ
ータが、ＭＳＢ詰め（シフトレジスタの、入力から最も
離れた側をＭＳＢとした場合）で得られる。更に、Ｎを
適当に選べば、ＭＳＢ側に何ビットか開けた状態で出力
が得られ、Ｎ＝Ｍとすれば、ＬＳＢ詰めの状態でデータ
が得られる。
【００１０】図２は、実施例のタイミングチャートの例
である。図２（Ａ）から明らかなように、このチャート
は、クロックの立ち下がりで、入力シリアルデータが変
化する場合についてのものであり、クロックの立ち上が
りで変化する場合については当然異なったタイミングに
なると考えられるが、ここでは立ち下がりで変化する場
合について説明する。
である。図２（Ａ）から明らかなように、このチャート
は、クロックの立ち下がりで、入力シリアルデータが変
化する場合についてのものであり、クロックの立ち上が
りで変化する場合については当然異なったタイミングに
なると考えられるが、ここでは立ち下がりで変化する場
合について説明する。
【００１１】データの変化点がクロックの立ち下がりの
場合、一般にデータの取り込みはクロックの立ち上がり
で行なう。つまり、シフトレジスタは、クロックの立ち
上がりで行なう。つまり、シフトレジスタは、クロック
の立ち上がりで出力が変化する。従って、データレジス
タのデータの取り込みは、その逆相のクロックの立ち下
がりのタイミングとなる。即ち、遅延回路の出力変化点
がクロックの逆相となるので、その入力となるパルス発
生器の出力変化点は、クロックの立ち上がりであれば良
い。この関係を示したのが図２（Ａ）であり、パルス発
生器からは、Ｍクロック周期で幅１クロックのパルスが
出力されている。
場合、一般にデータの取り込みはクロックの立ち上がり
で行なう。つまり、シフトレジスタは、クロックの立ち
上がりで行なう。つまり、シフトレジスタは、クロック
の立ち上がりで出力が変化する。従って、データレジス
タのデータの取り込みは、その逆相のクロックの立ち下
がりのタイミングとなる。即ち、遅延回路の出力変化点
がクロックの逆相となるので、その入力となるパルス発
生器の出力変化点は、クロックの立ち上がりであれば良
い。この関係を示したのが図２（Ａ）であり、パルス発
生器からは、Ｍクロック周期で幅１クロックのパルスが
出力されている。
【００１２】図２（Ｂ）は、パルス発生器の出力と遅延
回路の出力の関係を示したものであり、図２（Ｃ）は、
Ｎ０＜２Ｍ−２とした場合のＴ＝Ｔ１におけるデータレ
ジスタの出力の状態を遅延量Ｋ、即ちＮ及びＭの関係で
分類し示したものである。
回路の出力の関係を示したものであり、図２（Ｃ）は、
Ｎ０＜２Ｍ−２とした場合のＴ＝Ｔ１におけるデータレ
ジスタの出力の状態を遅延量Ｋ、即ちＮ及びＭの関係で
分類し示したものである。
【００１３】
【発明の効果】以上述べた様に、本発明の回路を用いる
と、ハードウェアとソフトウェアのどちらにも極端な負
担をかけることなく、任意のビット長のデータを任意の
データ幅の内の任意の位置に容易に取り込むことが可能
となる効果がある。
と、ハードウェアとソフトウェアのどちらにも極端な負
担をかけることなく、任意のビット長のデータを任意の
データ幅の内の任意の位置に容易に取り込むことが可能
となる効果がある。
【図１】本発明のシリアル・パラレル変換器の例を示す
説明図である。
説明図である。
【図２】本発明のシリアル・パラレル変換器のタイミン
グの例を示す図である。
グの例を示す図である。
【図３】従来のシリアル・パラレル変換器で本発明と同
じ動作をさせるために必要なハードウェアの構成例の図
である。
じ動作をさせるために必要なハードウェアの構成例の図
である。
１１ ビットカウンタ長レジスタ
１２ パルス発生器
２１ データ幅レジスタ
２２ 演算回路
２３ 遅延回路
３１ シフトレジスタ
３２ データレジスタ
５１ ビットカウンタ長レジスタ
５２ パルス発生器
５３ シフトレジスタ
５４ バレルシフタ
５５ データレジスタ
５６ シフト量レジスタ
Claims (2)
- 【請求項１】シリアル・パラレル変換したい任意のビッ
ト長Ｍを指定し、ビット長Ｍを出力するビットカウンタ
長レジスタと、クロックに同期して入力シリアルデータ
を取り込み、取り込んだデータをパラレルデータに変換
して出力するシフトレジスタと、クロックをカウントし
、ビットカウンタ長レジスタに指定された値Ｍをカウン
トする毎に読み出しパルスを発生するパルス発生器と、
指定されたデータ幅Ｎに対し、前記ＭとＮとの差（Ｎ−
Ｍ）を計算し出力する演算回路と、前記演算回路の出力
を遅延量設定値Ｋとして選択し、前記読み出しパルスを
Ｋクロック分遅延させる遅延回路と、前記遅延回路によ
り遅延させられた読み出しパルスに同期して前記シフト
レジスタの出力を取り込み出力するデータレンジスタと
、前記データ幅Ｎを出力するデータ幅レジスタを有する
ことを特徴とするシリアル・パラレル変換器。 - 【請求項２】請求項１記載のシリアル・パラレル変換器
において、前記データ幅Ｎを出力するデータ幅レジスタ
が、外部から任意のＮを設定可能であることを特徴とす
るシリアル・パラレル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028437A JPH04267430A (ja) | 1991-02-22 | 1991-02-22 | シリアル・パラレル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028437A JPH04267430A (ja) | 1991-02-22 | 1991-02-22 | シリアル・パラレル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267430A true JPH04267430A (ja) | 1992-09-24 |
Family
ID=12248647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028437A Pending JPH04267430A (ja) | 1991-02-22 | 1991-02-22 | シリアル・パラレル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411231B1 (ko) * | 1995-12-28 | 2004-03-18 | 주식회사 하이닉스반도체 | 데이터변환방법 |
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
-
1991
- 1991-02-22 JP JP3028437A patent/JPH04267430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411231B1 (ko) * | 1995-12-28 | 2004-03-18 | 주식회사 하이닉스반도체 | 데이터변환방법 |
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
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