JPS61179671A - イメ−ジ情報の拡大縮小回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明は、イメージ情報の拡大縮小回路に間する。

（ロ）　従来の技術 一般に、文書ファイルシステム等のイメージ情報を扱う
装置にあっては、イメージ情報の量とこれを表示する媒
体（例えば、ＣＲＴ画面や記録紙）の大きさとの相対関
係に応じて、イメージ情報を拡大または縮小し得ること
が好ましい。

こうした拡大または縮小回路としては、特開昭５８−１
８２３６６号公報に見られるように、イメージ情報の最
大拡大率をに％最小縮小率を１／ｎとするとき、並列ｎ
ビットの入力データＩ　Ｉ　Ｈ−ｎ−１，ｎ−２、・・
・、０）の第１ピツト目の入力データＩＩをｉ・ｋビッ
ト目からにビットの入力とし、シフトクロックにより駆
動されるごとににビットのＩ　ｎ−＋データから順次出
力するｎ−にビットの並−直列変換回路と、有効情報信
号が入力きれるごとに上記並−直列変換回路の出力を順
次シフトする直−並列変換回路と、上記シフトクロック
をｎ−ｋまで計数し、１／ｎ−にごとに上記並−直列変
換回路に新たな入力データをとりこませるとともに、次
の入力データを要求する信号を出力する計数回路と、該
計数回路の出力と拡大、縮小の形式を指定するモード信
号とをうけて上記並−直列変換回路の出力が有効か無効
かを判断し、上記有効情報信号を出力する判別回路とを
備えたものがある。

（ハ）　発明が解決しようとする問題点ところで、上述
の拡大または縮小回路において、拡大及び縮小の可変範
囲を大とする場合、並−直列変換回路を大多数ビットの
ものとしなければならない。

（ニ）　　問題点を解決するための手段本発明によるイ
メージ情報の拡大縮小回路は、任意ビット数の並列デー
タを入力して保持するラッチ回路と、第１シフトクロッ
クのタイミングにより上記ラッチ回路の並列データを直
列に出力する並−直列変換回路と、該並−直列変換回路
からの直列データを所定数入力し、その論理和演算を行
ない得る演算回路と、第２シフトクロックのタイミング
により上記演算回路からの直列データを取り込み、並列
に出力する直−並列変換回路と、基準クロックを発生す
る基準クロック発生回路と、上記基準クロックを入力し
て任意の変倍値に基く変倍クロックを発生する変倍クロ
ック発生回路と、上記基準クロック及び変倍クロックの
夫々を上記第１シフトクロックまたは第２シフトクロッ
クのいずれとして出力するかを選択する選択回路とを備
えたことを特徴とする。

（ホ）作用 本発明は、並−直列変換回路及び直−並列変換回路の夫
々に付与する各シフトクロックのタイミングにより拡大
または縮小を行なうものであり、更に縮小時に必要な情
報を欠落せしめないように、論理和演算を行なう。

（へ）　実施例 第１図は本発明の一実施例を示すブロック回路図である
。（１）は！本のデータ線（Ｉ２１）（１２２）・・・
から！ビットのデータを取込むクビットラッチ回路であ
り、端子（１１）からのデータラッチ信号により入力デ
ータをラッチし、また端子（Ｉ２）からのクリア信号に
より内容をクリアする。（２）は！ビットラッチ回路（
１）の内容（即ち、！ビットの並列データ）を取込み直
列に出力するにビットの並−直列変換回路であり、端子
（Ｉ３）からのロード信号によりデータを取込み、第１
クロツク信号ＣＫＩに同期して出力端子５ＯｔｌＴより
直列データを出力する。〈３）は上記直列データを所定
数入力し、その論理和演算を行なう演算回路であり、第
１Ｄフリツプフロツプ（４）とオアゲート（５）とから
なる、直列データはオアゲート（５）を経て第１Ｄフリ
ツププロツプ（４）のＤ端子に印加ξれ、第１Ｄフリツ
プフロツプ（４）のＱ出力はオアゲート（５）に印加さ
れている。また、第１Ｄフリツプフロツプ（４）のＣＫ
端子には、第１クロツク信号が印加されている。（６）
は第２クロツク信号ＣＫ２の立上りより若干遅延したパ
ルス信号を出力する第２Ｄフリツプフロツプであり、そ
のＤ入力には＋５ｖの電圧が印加されている。第２クロ
ツク信号ＣＫ２はＧＫ端子に印加され、第２Ｄフリツプ
フロツプ（６）のＱ出力は、第１及び第２Ｄフリツププ
ロツプ＜４）（６）のＣＬＲ端子に印加されている。な
お、この第２Ｄフリツプフロツプ（６）は上述のように
第２クロツク信号の立上りより若干遅延したパルス信号
を出力せしめるものであり、斯る動作を行なう他の回路
を用いてもよい、（７）はオアゲート（５）が出力する
直列データを第２クロツク信号ＣＫ２に同期して端子Ｓ
ＩＮより取込み、ｍビットの並列データを出力するｍビ
ットの直−並列変換回路、（８）は該直−並列変換回路
の内容（即ち、ｍビットの並列データ）を取込むｍビッ
トラッチ回路であり、信号により並列データをラッチす
る。

（９）は端子（Ｉ４）にスタート信号が入力されること
によって端子（Ｔｓ）に印加されるクロックを基準クロ
ック信号として出力するクロック制御回路、（１０）は
加算値が値Ｎ以上となるキャリー信号ＣＹを出力するよ
うに構成されている加算回路、（１１）は端子（Ｔｇ）
から入力される（例えば、図示しないキーボードから入
力される）値ｎ（ただし、ｎ＜Ｎ）を保持する第１ラッ
チ回路、（１２）は基準クロック信号ＣＫｏに基いて加
算回路（１０）の内容を一時的に保持する第２ラッチ回
路、（１３）は基準クロック信号ＣＫｏ及びキャリー信
号ＣＹを入力して変倍クロック信号ＣＫを出力するアン
ドゲートである。

加算回路（１０）は第１ラッチ回路（１１）及び第２ラ
ッチ回路（１２）の内容を加算して上記値Ｎを越えた場
合にキャリー信号ＣＹを出力すると共に値Ｎを越えた分
の内容を保持する。

（１４）は端子（Ｔ７）から入力されるモード選択信号
に基いて、端子Ａ及びＢに印加される基準クロック信号
ＣＫｏ及び変倍クロック信号ＣＫを出力端子Ｃもしくは
Ｄのいずれの端子から出力するかを選択する選択回路、
（１５）は第１クロツク信号ＣＫＩを計数し、！パルス
計数すると信号を出力する！パルスカウンタ、（１６）
は第２クロツク信号ＣＫ２を計数し、ｍパルス計数する
と信号を出力するｍパルスカウンタである。

以下、本実施例の動作について、まず、拡大処理を行な
う場合について説明する。なお、初期状態において、本
実施例の各回路及び各カウンタはクリアされているもの
とする。

斯る拡大処理の場合、端子（Ｔ７）から拡大モード選択
信号を入力することにより、選択回路（１４）は夫々端
子ＢとＤ及び端子ＡとＣを接続し、基準クロック信号Ｃ
Ｋｏ及び変倍クロック信号ＣＫを、夫々第２クロツク信
号ＣＫ２及び第１クロツク信号ＣＫＩとして出力する。

拡大せんとする！ビットの並列データは、２本のデータ
線（ｊ！１）（１２）・・・を経て！ピットラッチ回路
〈１）にラッチされた後、端子（Ｔ３）からロード信号
が入力されることによって並−直列変換回路（２）に取
込まれ、そしてその先頭の１ピツトのデータＤＯが５Ｏ
ＵＴ端子から出力きれている。

任意の拡大率に基いて決められる値ｎが端子（Ｔ６）か
ら入力されて第１ラッチ回路（１１）に保持される６例
えば、２倍に拡大せんとする場合、値ｎはＮ／２とする
。

以後、第２図のタイミングチャートを参照して、２倍拡
大について説明する。

上記状態において、端子（Ｔ４）にスタート信号が印加
され、クロック制御回路（９）が第１番目の基準クロッ
ク信号ＣＫｏを出力すると、斯る基準クロック信号ＣＫ
ｏは第２ラッチ回路（１２）に印加される。第２ラッチ
回路〈１２〉は斯る信号ＣＫｏに基いて加算回路（１０
）内の値（この時は０である）をラッチする。加算回路
（１０）は直ちに第１ラッチ回路（１１）及び第２ラッ
チ回路（１２）の各値を加算する。今の場合、各ラッチ
回路（１１）（１２）の値はＮ／２及びＯであるので、
加算回路（１０）における加算結果はＮ／２となる。

続いて、クロック制御回路（９）が第２番目の基準クロ
ック信号ＣＫｏを出力すると、上述と同様にして第２ラ
ッチ回路（１２）は加算回路（１０）の内容をラッチし
、そして加算回路（１０）は第１ラッチ回路（１１）及
び第２ラッチ回路（１２）の各値を加算する。今、第２
番目の基準クロック信号ＣＫｏが出力された時の加算回
路（１０）の値はＮ／２であり、従って、この値Ｎ／２
が第２ラッチ回路（１２）にラッチされた後の加算回路
（１０）における加算結果はＮとなるので、加算回路（
１０）は信号ＣＹを出力する。また、これ以後の加算回
路（１０）の内容はＮより大きい分の値を、即ち０を保
持する。

更に続いて、クロック制御回路（９）が第３番目の基準
クロック信号ＣＫｏを出力すると、以後の動作は上述の
第１の基準クロック信号ＣＫｏが出力された場合と全く
同様に行なわれる。

以後、上述の動作が繰り返し行なわれ、基準クロック信
号ＣＫｏの２パルスに対して変倍クロック信号ＣＫが１
パルス生成きれて出力される。

こうして出力きれる基準クロック信号ＣＫｏ及び変倍ク
ロック信号ＣＫは、選択回路（１４）の端子Ｂ及びＡに
印加され、選択回路（１４）の端子り及びＣから第２ク
ロツク信号ＣＫ２及び第１クロツク信号ＣＫＩとして出
力される。

第２クロツク信号ＣＫ２の出力が開始される前において
、並−直列変換回路（２）内の先頭データＤＯはＳＯυ
Ｔ端子から出力きれてオアゲート（５）を経て直−並列
変換回路（７）のＳＩＮ端子に印加されている、この状
態で、第１番目の第２クロツク信号ＣＫ２が直−並列変
換回路（７）のＣＫ端子に印加されると、上記データＤ
Ｏは直−並列変換回路（７）に取り込まれる。この時、
変倍クロック信号ＣＫ（今の場合、第１クロツク信号Ｃ
ＫＩ）は出力されないので、並−直列変換回路（２）は
５ＯＯＴ端子からデータＤＯを出力する状態を保つ。

次に第２番目の第２クロツク信号ＣＫ２が直−並列変換
回路〈７）に印加されると、並−直列変換回路（２）の
５ＯＯＴ端子から出力されているデータＤＯが再び直−
並列変換回路（７）に取り込まれる。

一方、第１クロツク信号ＣＫＩが並−直列変換回路（２
）に印加されることにより、上述のようにデータＤＯが
直−並列変換回路（７）に取り込まれた直後から並−直
列変換回路（２）の５ＯＵＴ端子の出力は、データＤ１
にシフトされる。

続いて、クロック制御回路（９）から発生される第３番
目の基準クロック信号ＣＫｏが第２クロツク信号ＣＫ２
として直−並列変換回路（７）に印加されることにより
、データＤ１が直−並列変換回路（７）に取り込まれる
。この時、変倍クロック信号ＣＫ（即ち、第１クロツク
信号ＣＫＩ）は出力されず、従って、並−直列変換回路
（２）の５ＯＵＴ端子の出力はデータＤ１に保持きれる
。

更に、クロック制御回路（９）から発生される第４番目
の基準クロック信号ＣＫｏが第２クロツク信号ＣＫ２と
して直−並列変換回路（７）に印加きれることにより、
データＤ１が再び直−並列変換回路（７）に取り込まれ
る。この時、変倍クロック信号ＣＫ（即ち、第１クロツ
ク信号ＣＫＩ）が並−直列変換回路（２）に印加諮れる
ので、上述の如くデータＤ１が再度、直−並列変換回路
（７）に取り込まれた直後、並−直列変換回路（２）の
５ＯＵＴ端子の出力はデータＤ２となる。

以後、上述と同様の動作が繰り返し行なわれ、イメージ
情報の２倍拡大が行なわれる。

なお、第１クロツク信号ＣＫＩはｌパルスカウンタ（１
５）によりそのパルス数がカウントきれており、ｌパル
スカウンタ（１５〉は２カウントを行なうと、信号を出
力する。これは並−直列変換回路（２）内の！ビットの
データの全てが５ＯＵＴ端子から出力きれた時であり、
斯るｌパルスカウンタ（１５）の出力信号により、新た
な！ビットのデータが！ビットラッチ回路（１）に取り
込まれる。また、第２クロツク信号ＣＫ２はｍパルスカ
ウンタ（１６）によりそのパルス数がカウントされてお
り、ｍパルスカウンタ（１６）はｍカウントを行なうと
、信号を出力する。これは直−並列変換回路（７）がｍ
ビットのデータを取り込んだ時であり、斯るｍパルスカ
ウンタ（１６）の出力信号により、ｍビットラッチ回路
（８）はｍビットのデータをラッチする。

次に、縮小処理を行なう場合について説明する。

斯る縮小処理の場合、端子（Ｔ７）から縮小モード選択
信号を入力することにより、選択回路（１４）は夫々端
子ＢとＣ及び端子ＡとＤを接続し、基準クロック信号Ｃ
Ｋｏ及び変倍クロック信号ＣＫを、夫々第１クロツク信
号ＣＫＩ及び第２クロツク信号ＣＫ２として出力する。

縮小せんとする２ビツトの並列データは、！ピットラッ
チ回路（１）にラッチされた後、並−直列変換回路（２
）に取り込まれる。この時、上記並列データの先頭デー
タＤＯは既に５ＯＵＴ端子から出力される。

以後、第３図のタイミングチャートを参照して、に倍縮
率について説明する。斯る場合、第１ラッチ回路（１１
）には端子（Ｔｓ）からＮ／２が入力されており、基準
クロック信号ＣＫｏ及び変倍クロック信号ＣＫの出力タ
イミングは、上述の２倍拡大の場合と全く同様に行なわ
れる。

まず、第１番目の第１クロツク信号ＣＫＩが出力される
と、第１Ｄフリツプフロツプ（４）は、そのＤ端子に印
加されている並−直列変換回路（２）の５ＯＵＴ端子か
らのデータＤＯに基いて、Ｑ出力がデータＤＯとなる。

この直後、並−直列変換回路（２）は第１クロツク信号
ＣＫＩに基いて、　５ＯＵＴ端子からデータＤ１を出力
する。従って、オアゲート（５）はデータＤＯ及びＤｌ
を入力することとなり、その出力、即ちこれらデータＤ
Ｏ及びＤｌの論連相データ（ＤＯ＋Ｄ１）が直−並列変
換回路（７）のＳＩＮ端子に印加される。

次に、斯る状態で第２クロツク信号ＣＫ２が直−並列変
換回路（７）に印加されると、直−並列変換回路（７）
はＳＩＮ端子に印加されている論理和データ（ＤＯ＋Ｄ
Ｉ）を取り込む、同時に、第２クロツク信号ＣＫ２は第
２Ｄフリツプフロツプ（６）のＣＫ端子に印加きれる。

これにより、第２Ｄフリツプフロツプ（６）は非常に短
いパルス信号を第２クロツク信号ＣＫ２の立上りより若
干遅延して出力し、この出力によって第１Ｄフリツプフ
ロツプ（４）の内容、今の場合、データＤＯに基くＱ出
力がクリアきれる。

一方、上記第２クロツク信号ＣＫ２と同期して第２番目
の第１クロツク信号ＣＫＩが並−直列変換回路（２）に
印加されており、並−直列変換回路（２）は５ＯＵＴ端
子からデータＤ２を出力する。

続いて、第３番目の第１クロツク信号ＣＫＩが出力され
ると、第１Ｄフリツプフロツプ（４）のＱ出力はデータ
Ｄ２となる。また、並−直列変換回路（２）は５ＯＵＴ
端子からデータＤ３を出力し、従って、オアゲート（５
）の出力はデータＤ２及びＤ３の論理和データ（Ｄ２＋
Ｄ３）となり、このデータが直−並列変換回路（７）の
ＳＩＮ端子に印加される。

この状態で、第２クロツク信号ＣＫ２が出力きれると、
直−並列変換回路（７）は上記論理和データ（Ｄ２＋０
３）を取り込む。

以後、上述と同様の動作が繰り返し行なわれることによ
り、に倍縮小が行なわれる。即ち、順次、隣合う２ビツ
トのデータの論理和より１ビツトのデータが形成される
。

このに倍縮小の場合も、上述の２倍拡大の場合と同様に
！パルスカウンタ（１５）及びｍパルスカウンタ（１６
）は動作する。

以上の記述は、２倍拡大及びに倍縮小についてであるが
、本発明、は、これらに限られるものではない、加算回
路（ｌＯ）の加算最大値がＮである場合、端子（Ｔｓ）
からｎ（ただし、ｎ＜Ｎ）を入力せしめることによって
Ｎ／ｎ倍拡大（またはｎ／Ｎ倍縮小〉を行ない得る。

（ト）発明の効果 本発明によれば、大多数ビットの並−直列変換回路を用
いることなく、簡単に任意の拡大及び縮小を行なうこと
ができ、また縮小時に必要な情報を欠落せしめることは
ない。

【図面の簡単な説明】

図は本発明の一実施例を示し、第１図はブロック回路図
、第２図及び第３図は異なる状態のタイミングチャート
である。 （２）・・・並−直列変換回路、（３〉・・・演算回路
、（７）・・・直−並列変換回路、（１０）・・・加算
回路、（１４）・・・選択回路。

Claims (1)

【特許請求の範囲】
1. （１）任意ビット数の並列データを入力して保持するラ
   ッチ回路と、第１シフトクロックのタイミングにより上
   記ラッチ回路の並列データを直列に出力する並−直列変
   換回路と、該並−直列変換回路からの直列データを所定
   数入力し、その論理和演算を行ない得る演算回路と、第
   ２シフトクロックのタイミングにより上記演算回路から
   の直列データを取り込み、並列に出力する直−並列変換
   回路と、基準クロックを発生する基準クロック発生回路
   と、上記基準クロックを入力して任意の変倍値に基く変
   倍クロックを発生する変倍クロック発生回路と、上記基
   準クロック及び変倍クロックの夫々を上記第１シフトク
   ロックまたは第２シフトクロックのいずれとして出力す
   るかを選択する選択回路とを備えたことを特徴とするイ
   メージ情報の拡大縮小回路。