JPH0254621A - リングカウンタ - Google Patents
リングカウンタInfo
- Publication number
- JPH0254621A JPH0254621A JP63205826A JP20582688A JPH0254621A JP H0254621 A JPH0254621 A JP H0254621A JP 63205826 A JP63205826 A JP 63205826A JP 20582688 A JP20582688 A JP 20582688A JP H0254621 A JPH0254621 A JP H0254621A
- Authority
- JP
- Japan
- Prior art keywords
- output
- stage
- flip
- flop
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 4
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 abstract 1
- 125000004122 cyclic group Chemical group 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルアクセスｉ能を有する半導体メモリに
用いられるリングカウンタに関する。
用いられるリングカウンタに関する。
（従来の技術）
第４図はこの種のＮ段のリングカウンタの従来例を示す
構成図、第５図は第４図の従来例をさらに詳しく示す回
路図、第６図は第４図の従来例の動作を示すタイムチャ
ートである。
構成図、第５図は第４図の従来例をさらに詳しく示す回
路図、第６図は第４図の従来例の動作を示すタイムチャ
ートである。
Ｎ段のリングカウンタは、制御信号である４相のクロッ
クＣＬＫ１．Ｃ１，に２．Ｃ１Ｋ３．ＣＬＫ４に制御さ
れ、Ｎ段のパルス出力φ１．φ２゜へ・、φＮを一定間
隔の時系列に並べてシリアルに出力する。バッファ４０
はシフトレジスタのｆｆｌ９６段の出力φＮを入力する
。オア回路２０は、セット信号ＳＥＴとバッファ４０の
出力とのオアをとり、シフトレジスタ１０に出力する。
クＣＬＫ１．Ｃ１，に２．Ｃ１Ｋ３．ＣＬＫ４に制御さ
れ、Ｎ段のパルス出力φ１．φ２゜へ・、φＮを一定間
隔の時系列に並べてシリアルに出力する。バッファ４０
はシフトレジスタのｆｆｌ９６段の出力φＮを入力する
。オア回路２０は、セット信号ＳＥＴとバッファ４０の
出力とのオアをとり、シフトレジスタ１０に出力する。
シフトレジスタ１０は、Ｓ Ｒフリップフロップ１１＋
１１２、〜１１Ｎとアンド回路１２１１２２、〜．
１２Ｎとを有する３、ＳＲフリップフロップ１１１はク
ロックＣＬ Ｋ ３でリセットされ、オア回路２０の出
力でセットされる。アンド回路１２１は、クロックｃ
ｌ−Ｋ １とＳＲフリップフロップ１１１の出力とのア
ンドをとり、結果を出力信号φ１として出力する。ＳＲ
フリツプフ［１ツブ１１２とアンド回路１２２とは出力
信号φ１をとり込み、Ｃｔ、 Ｋ ２に同期して出力信
号φ２として出力する。以降の段でも同様に前段の出力
をとり込んで、入力するり［ｌツク信号に同期して出力
信号を出力する。最終段の出力φＮはバッファ４０接続
ライン６０．オア回路２０を介して初段のＳＲフリップ
フロップ１１１に帰還される。
１１２、〜１１Ｎとアンド回路１２１１２２、〜．
１２Ｎとを有する３、ＳＲフリップフロップ１１１はク
ロックＣＬ Ｋ ３でリセットされ、オア回路２０の出
力でセットされる。アンド回路１２１は、クロックｃ
ｌ−Ｋ １とＳＲフリップフロップ１１１の出力とのア
ンドをとり、結果を出力信号φ１として出力する。ＳＲ
フリツプフ［１ツブ１１２とアンド回路１２２とは出力
信号φ１をとり込み、Ｃｔ、 Ｋ ２に同期して出力信
号φ２として出力する。以降の段でも同様に前段の出力
をとり込んで、入力するり［ｌツク信号に同期して出力
信号を出力する。最終段の出力φＮはバッファ４０接続
ライン６０．オア回路２０を介して初段のＳＲフリップ
フロップ１１１に帰還される。
次に第４図、第５図で示される従来例の動作について第
６図を参照して説明する。
６図を参照して説明する。
時刻ｊｏ、１１＋間にクロックＣ１，に３．ＣＩ−に４
が論理レベルハイ（以降パ１」”と記す）となるのでＲ
Ｓフリップフロップ−１１１，１１２はリセットされる
。時刻し１，１３間にセット信号ＳＥＴがＩＩ ＨＩＩ
となり、時１１１ｔ２．’ｊ３間にり［ｌツクＣＬＫｉ
が” Ｈ”となるので、アンド回路１２１の２つの入力
は、時刻ｔ２．ｔ３間１１ ＨＩＩになり、初段の出力
信号φ１は時刻ｊ２．ｊ３間“Ｈ”になる。この出力信
号φ１の“Ｈ″はＲＳフリップフロップ１１２にとり込
まれる。時刻ｔ３にセット信ＭＳＥＴおよびクロックＣ
ＬＫ１は論理レベルロウ（以降＃ Ｌ ＩＩと記す）に
なるので出力信号φ１もＬ″になる。時刻ｔ３．ｔ４間
にクロックに３が“Ｈ１１になるのでＲＳフリップフロ
ップ１１１はリセットされる。時刻ｔａ、ｔ５間にりＯ
ツクＣＬＫ２が“ＨＩＩになると、ＲＳフリップフロッ
プ１１２はＨ″を出力しているのでアンド回路１２２は
出力信号φ２を“Ｈ”にする。このように出力信号φ１
．φ２．〜φＮはパルス幅Ｔ、周期２Ｔで出力される。
が論理レベルハイ（以降パ１」”と記す）となるのでＲ
Ｓフリップフロップ−１１１，１１２はリセットされる
。時刻し１，１３間にセット信号ＳＥＴがＩＩ ＨＩＩ
となり、時１１１ｔ２．’ｊ３間にり［ｌツクＣＬＫｉ
が” Ｈ”となるので、アンド回路１２１の２つの入力
は、時刻ｔ２．ｔ３間１１ ＨＩＩになり、初段の出力
信号φ１は時刻ｊ２．ｊ３間“Ｈ”になる。この出力信
号φ１の“Ｈ″はＲＳフリップフロップ１１２にとり込
まれる。時刻ｔ３にセット信ＭＳＥＴおよびクロックＣ
ＬＫ１は論理レベルロウ（以降＃ Ｌ ＩＩと記す）に
なるので出力信号φ１もＬ″になる。時刻ｔ３．ｔ４間
にクロックに３が“Ｈ１１になるのでＲＳフリップフロ
ップ１１１はリセットされる。時刻ｔａ、ｔ５間にりＯ
ツクＣＬＫ２が“ＨＩＩになると、ＲＳフリップフロッ
プ１１２はＨ″を出力しているのでアンド回路１２２は
出力信号φ２を“Ｈ”にする。このように出力信号φ１
．φ２．〜φＮはパルス幅Ｔ、周期２Ｔで出力される。
そして最終段の出力信号φＮは、バッフ７７４０．接続
ライン６０．オア回路２０を介してＲＳフリップフロッ
プ１１１に帰還され、再度出力信号φ１．φ２．〜．φ
Ｎの順に出力される。
ライン６０．オア回路２０を介してＲＳフリップフロッ
プ１１１に帰還され、再度出力信号φ１．φ２．〜．φ
Ｎの順に出力される。
（発明が解決しようとする課題）
上述した従来のリングカウンタは、最終段の出力信号φ
Ｎの帰還を接続ライン６０を介して行っており、この接
続ライン６０はチップ全長にほぼ等しいほどに長く、大
きな負荷古本を有するので、帰還のために大きなＮ流能
力を持つバッファ４０を設けねばならずこのバッファ４
０のために、動作遅延が発生し、高速サイクル動作が出
来ないという欠点がある。
Ｎの帰還を接続ライン６０を介して行っており、この接
続ライン６０はチップ全長にほぼ等しいほどに長く、大
きな負荷古本を有するので、帰還のために大きなＮ流能
力を持つバッファ４０を設けねばならずこのバッファ４
０のために、動作遅延が発生し、高速サイクル動作が出
来ないという欠点がある。
本発明のリングカウンタは、
Ｎ（Ｎは２以上の整数）個のＳ Ｒフリップフロップと
、各ＳＲフリップフロップの出力と制御信号とのアンド
をそれぞれとり、その結果を出力ラインにシリアルに出
力するＮ個のアンド回路とから成るＮ段のシフトレジス
タと、 制御信号を出力してＮ段のシフトレジスタの各段に順次
出力信号を出力させ、（Ｎ−１）段目の出力信号が出力
された後、停止された時からＮ段目の出力信号が停止さ
れるまで、初段のＲＳフリップフロップにセット信号を
送るｔＩＩ！御手段とを有する。
、各ＳＲフリップフロップの出力と制御信号とのアンド
をそれぞれとり、その結果を出力ラインにシリアルに出
力するＮ個のアンド回路とから成るＮ段のシフトレジス
タと、 制御信号を出力してＮ段のシフトレジスタの各段に順次
出力信号を出力させ、（Ｎ−１）段目の出力信号が出力
された後、停止された時からＮ段目の出力信号が停止さ
れるまで、初段のＲＳフリップフロップにセット信号を
送るｔＩＩ！御手段とを有する。
制御手段によって、Ｎ段のシフトレジスタの（Ｎ−１）
段目の出力信号の立下りにからＮ段目の出力信号の立下
りまで、帰還セット信号をＮ段のシフトレジスタの初段
に与えているので、（Ｎ−１）段目の出力信号立下りか
らＮ段目の出力信号信号の立上りまでの時間が動作遅延
をカバーするために用いることができ、バッファ等の回
路遅延があったとしても高速動作が可能である。
段目の出力信号の立下りにからＮ段目の出力信号の立下
りまで、帰還セット信号をＮ段のシフトレジスタの初段
に与えているので、（Ｎ−１）段目の出力信号立下りか
らＮ段目の出力信号信号の立上りまでの時間が動作遅延
をカバーするために用いることができ、バッファ等の回
路遅延があったとしても高速動作が可能である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のリングカウンタの一実施例を示す構成
図、第２図は第１図の実施例をさらに詳しく示す回路図
、第３図は第１図、第２図で示される実施例の動作を示
すタイムチャートである。
図、第２図は第１図の実施例をさらに詳しく示す回路図
、第３図は第１図、第２図で示される実施例の動作を示
すタイムチャートである。
本実施例は、第４図の従来例にＤフリップフロップ３０
とノア回路５０とを追加したものである。
とノア回路５０とを追加したものである。
Ｄフリップフロップ３０は、入力端りがシフトレジスタ
１０のアンド回路１２Ｎ−１の出力端に、出力端Ｑがバ
ッファ４０の入力端にそれぞれ接続されている。ノア回
路５０はクロックＣＬＫ１．ＣＬＫ２のノアをとり出力
をＤフリップフロップ３０のクロック端Ｃに印加してい
る。
１０のアンド回路１２Ｎ−１の出力端に、出力端Ｑがバ
ッファ４０の入力端にそれぞれ接続されている。ノア回
路５０はクロックＣＬＫ１．ＣＬＫ２のノアをとり出力
をＤフリップフロップ３０のクロック端Ｃに印加してい
る。
次に本実施例の動作について第３図を参照して説明する
。
。
帰還セット信号φＦＢについて以外は第４図の従来例と
同様なので説明を省略する。
同様なので説明を省略する。
時刻ｔｎ、ｔ１２間では、クロックＣＬＫＩはＩｔ Ｈ
１１，クロックＣＬＫ２は゛［″であり、時刻ｔ１２．
ｔ＋３間ではクロックＣＬＫ又は“Ｌ”、り［１ツクＣ
Ｌ Ｋ ２はＩＩ ｃ、 Ｉｔである。したがって、時
刻ｔ １２においてノア回路５０の出力は立上る。Ｄフ
リップフロップ３０はノア回路５０の出力の立上りエッ
チで出力信号φＮ−１の“Ｈ”をラッチする。
１１，クロックＣＬＫ２は゛［″であり、時刻ｔ１２．
ｔ＋３間ではクロックＣＬＫ又は“Ｌ”、り［１ツクＣ
Ｌ Ｋ ２はＩＩ ｃ、 Ｉｔである。したがって、時
刻ｔ １２においてノア回路５０の出力は立上る。Ｄフ
リップフロップ３０はノア回路５０の出力の立上りエッ
チで出力信号φＮ−１の“Ｈ”をラッチする。
同様に時刻ｔ ＋、ｉで出力信号φＮ−１の１−１１を
ラッチする。
ラッチする。
したがって、Ｄフリップノロツブ３０の出力である帰還
セット信号φＦＢは従来より時間Ｔだけ早く上げられる
のでバッファ４０を介して出力されても初段の出力φ１
に対応して、動作遅延を発生しない。
セット信号φＦＢは従来より時間Ｔだけ早く上げられる
のでバッファ４０を介して出力されても初段の出力φ１
に対応して、動作遅延を発生しない。
以上説明したように本発明は、制御手段によって、Ｎ段
のシフトレジスタの（Ｎ−１）段目の出力信号の立下り
にからＮ段目の出力信号の立下りまで、帰還セット信号
をＮ段のシフトレジスタの初段に与えることにより、（
Ｎ−１）段目の出力信号立下りからＮ段目の出力信号の
立上りまでの時間で動作遅延をカバーでき高速サイクル
動作が可能となる効果がある。
のシフトレジスタの（Ｎ−１）段目の出力信号の立下り
にからＮ段目の出力信号の立下りまで、帰還セット信号
をＮ段のシフトレジスタの初段に与えることにより、（
Ｎ−１）段目の出力信号立下りからＮ段目の出力信号の
立上りまでの時間で動作遅延をカバーでき高速サイクル
動作が可能となる効果がある。
第１図は本発明のリングカウンタの一実施例を示す構成
図、第２図は第１図の実施例をざらに詳しく示す回路図
、第３図は第１図、第２図で示される実施例の動作を示
すタイムチャート、第４図はこの種のＮ段のリングカウ
ンタの従来例を示す構成図、第５図は第４図の従来例を
さらに詳しく示す回路図、第６図は第４図の従来例の動
作を示すタイムチャートである。 １０・・・シフトレジスタ、 １１＋、１１２．〜，１１Ｎ・・・ＲＳフリップフロッ
プ、 １２１．１２２．〜，１２Ｎ・・・アンド回路、２０・
・・オア回路、 ３０・・・Ｄフリップフロップ、 ４０・・・バッファ、 ５０・・・ノア回路、 ６０・・・接続ライン。 特許出願人 １−］木′市気アイジ−マイコンシステム
株式会社 代 理 人 弁理士 内 １京 第１図 第２図 第 図
図、第２図は第１図の実施例をざらに詳しく示す回路図
、第３図は第１図、第２図で示される実施例の動作を示
すタイムチャート、第４図はこの種のＮ段のリングカウ
ンタの従来例を示す構成図、第５図は第４図の従来例を
さらに詳しく示す回路図、第６図は第４図の従来例の動
作を示すタイムチャートである。 １０・・・シフトレジスタ、 １１＋、１１２．〜，１１Ｎ・・・ＲＳフリップフロッ
プ、 １２１．１２２．〜，１２Ｎ・・・アンド回路、２０・
・・オア回路、 ３０・・・Ｄフリップフロップ、 ４０・・・バッファ、 ５０・・・ノア回路、 ６０・・・接続ライン。 特許出願人 １−］木′市気アイジ−マイコンシステム
株式会社 代 理 人 弁理士 内 １京 第１図 第２図 第 図
Claims (1)
- 【特許請求の範囲】 １、Ｎ（Ｎは２以上の整数）個のＳＲフリップフロップ
と、各ＳＲフリップフロップの出力と制御信号とのアン
ドをそれぞれとり、その結果を出力ラインにシリアルに
出力するＮ個のアンド回路とから成るＮ段のシフトレジ
スタと、 制御信号を出力してＮ段のシフトレジスタの各段に順次
出力信号を出力させ、（Ｎ−１）段目の出力信号が出力
された後、停止された時からＮ段目の出力信号が停止さ
れるまで、初段のＲＳフリップフロップに帰還セット信
号を送る制御手段とを有するリングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205826A JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205826A JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254621A true JPH0254621A (ja) | 1990-02-23 |
| JP2690516B2 JP2690516B2 (ja) | 1997-12-10 |
Family
ID=16513349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205826A Expired - Lifetime JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690516B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724361B1 (en) | 1999-11-01 | 2004-04-20 | Sharp Kabushiki Kaisha | Shift register and image display device |
| US6909417B2 (en) | 1999-05-28 | 2005-06-21 | Sharp Kabushiki Kaisha | Shift register and image display apparatus using the same |
-
1988
- 1988-08-18 JP JP63205826A patent/JP2690516B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909417B2 (en) | 1999-05-28 | 2005-06-21 | Sharp Kabushiki Kaisha | Shift register and image display apparatus using the same |
| US6724361B1 (en) | 1999-11-01 | 2004-04-20 | Sharp Kabushiki Kaisha | Shift register and image display device |
| US7212184B2 (en) | 1999-11-01 | 2007-05-01 | Sharp Kabushiki Kaisha | Shift register and image display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690516B2 (ja) | 1997-12-10 |
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