JPS63224100A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS63224100A JPS63224100A JP62058362A JP5836287A JPS63224100A JP S63224100 A JPS63224100 A JP S63224100A JP 62058362 A JP62058362 A JP 62058362A JP 5836287 A JP5836287 A JP 5836287A JP S63224100 A JPS63224100 A JP S63224100A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- clock
- successively
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシフトレジスタに関するものである。
［従来の技術］
従来よりシフトレジスタとして種々のものが考案されて
いるが、はとんどがスルーホールドタイプのラッチ回路
を縦続接続して構成されている。
いるが、はとんどがスルーホールドタイプのラッチ回路
を縦続接続して構成されている。
それぞれの相違は、使用されるシフトパルスの相・数の
相違である。例えば第７図は最も一般的な２相りロック
方式のシフトレジスタの例で、縦続接続したスルーホー
ルドタイプのラッチ回路Ｌｌ〜Ｌ４に対して第８図のよ
うなイネーブル区間が重ならない２相のクロックパルス
を一つおきに交互に供給する。これによって２つのラッ
チ回路で１段のシフトレジスタが構成され、φ 、φ
にそれぞれ１パルスが供給されるごとにデータが１段分
シフトされるものである。すなわち第９図Ｉのようにφ
が“１ “になると、ラッチ回路Ｌ４、■ Ｌ２にそれぞれの前段のデータが取り込まれ、つぎに第
９図■のようにφ２が“１”になると、う。
相違である。例えば第７図は最も一般的な２相りロック
方式のシフトレジスタの例で、縦続接続したスルーホー
ルドタイプのラッチ回路Ｌｌ〜Ｌ４に対して第８図のよ
うなイネーブル区間が重ならない２相のクロックパルス
を一つおきに交互に供給する。これによって２つのラッ
チ回路で１段のシフトレジスタが構成され、φ 、φ
にそれぞれ１パルスが供給されるごとにデータが１段分
シフトされるものである。すなわち第９図Ｉのようにφ
が“１ “になると、ラッチ回路Ｌ４、■ Ｌ２にそれぞれの前段のデータが取り込まれ、つぎに第
９図■のようにφ２が“１”になると、う。
ッチ回路Ｌ ＳＬ にそれぞれの前段のデータが取
り込まれる。こうしてφ 、φ２が交互に“１″■ になることによって各ラッチ回路のデータが１段ずつシ
フトされていく。
り込まれる。こうしてφ 、φ２が交互に“１″■ になることによって各ラッチ回路のデータが１段ずつシ
フトされていく。
第１０図はクロックパルスの相数を４相とした場合の例
を示し、第１１図のような４相のクロックパルスによっ
てデータをシフトしていくもので、４段のラッチ回路で
シフトレジスタ３段を構成している。この構成の動作を
示したのが第１２図で、φ 〜φ４のクロッパルスを順
次１パルスずつ供給することによって、図示のようにデ
ータが１段分シフトされていくものである。
を示し、第１１図のような４相のクロックパルスによっ
てデータをシフトしていくもので、４段のラッチ回路で
シフトレジスタ３段を構成している。この構成の動作を
示したのが第１２図で、φ 〜φ４のクロッパルスを順
次１パルスずつ供給することによって、図示のようにデ
ータが１段分シフトされていくものである。
この４相の場合のクロックパルスの発生回路の例を示し
たのが第１３図で、これはゲート回路および分周回路か
らなり、第１４図に示す入力パルスＣＬＫによってφ
〜φ４の４相のクロックパルスが生成されるものである
。なお第１４図ａ〜ｄはそれぞれ第１３図ａ −ｄの波
形を示す。
たのが第１３図で、これはゲート回路および分周回路か
らなり、第１４図に示す入力パルスＣＬＫによってφ
〜φ４の４相のクロックパルスが生成されるものである
。なお第１４図ａ〜ｄはそれぞれ第１３図ａ −ｄの波
形を示す。
［発明が解決しようとする問題点］
上記のように、第５図の２相クロツクを用いたものでは
、２つのラッチによってシフトレジスタ一段を構成し、
第１０図の４相クロツクを用いたものでは、４つのラッ
チによってシフトレジスタ３段を構成している。これを
言い換えると、ｎ相りロックを用いた場合には、ｎ個の
ラッチでシフトレジスタ（ｎ −１）段を構成すること
になる。
、２つのラッチによってシフトレジスタ一段を構成し、
第１０図の４相クロツクを用いたものでは、４つのラッ
チによってシフトレジスタ３段を構成している。これを
言い換えると、ｎ相りロックを用いた場合には、ｎ個の
ラッチでシフトレジスタ（ｎ −１）段を構成すること
になる。
したがってクロックの相数を多くすることによって、よ
り少ないラッチで効率よくシフトレジスタを構成するこ
とかできることになる。
り少ないラッチで効率よくシフトレジスタを構成するこ
とかできることになる。
しかしながら多相クロックを発生させるには、第１３図
に示すような分周回路が一般に用いられており、この場
合にはシフト用のクロックパルスのｎ倍の周波数の入力
パルスを必要とするものであった。
に示すような分周回路が一般に用いられており、この場
合にはシフト用のクロックパルスのｎ倍の周波数の入力
パルスを必要とするものであった。
また相数が多過ぎると、クロックパルスの発生回路自体
が大規模になってしまい、しかもクロックパルスを供給
する配線エリアの面積も大きくなってしまい、結果的に
シフトレジスタ全体の面積を小さくできないという欠点
があった。
が大規模になってしまい、しかもクロックパルスを供給
する配線エリアの面積も大きくなってしまい、結果的に
シフトレジスタ全体の面積を小さくできないという欠点
があった。
本発明は、高周波数の入力パルスを必要とせず、しかも
簡単な構成でクロックパルスを生成でき、さらにクロッ
クパルス供給用の配線エリアを縮小でき、ひいては小１
面積でシフトレジスタを構成できるようにしたものであ
る。
簡単な構成でクロックパルスを生成でき、さらにクロッ
クパルス供給用の配線エリアを縮小でき、ひいては小１
面積でシフトレジスタを構成できるようにしたものであ
る。
［問題点を解決するための手段］
本発明は、複数の遅延回路とゲート回路とからなり、１
トリガクロツクによってｎ （ｎ≧２）本の出力端子か
ら順次位相のずれたクロックパルスを発生するパルス発
生回路を設け、上記ｎ相のクロックパルスをｎ段の縦続
接続したラッチ回路のイネーブル入力に供給するように
したものである。
トリガクロツクによってｎ （ｎ≧２）本の出力端子か
ら順次位相のずれたクロックパルスを発生するパルス発
生回路を設け、上記ｎ相のクロックパルスをｎ段の縦続
接続したラッチ回路のイネーブル入力に供給するように
したものである。
［実施例］
第１図において、Ｌ −Ｌ 、Ｌ −Ｌ は縦
１１ Ｉｎ ２１ ２ｎ続接続
したｎ段のスルーホールドタイプのラッチ回路で、それ
ぞれ（ｎ−１）段のシフトレジスタＳＲ，ＳＲ２を構成
している。Ｐ は遅延回路およびゲート回路からなるパ
ルス発生回路で、第２図φｌのトリガクロックによって
ｎ本の出力端子Ｃ，−Ｃｎからそれぞれ位相がずれ、か
つイネーブル区間が重ならない第２図０１〜ｃｏのクロ
ックパルスが発生するものである。このパルス発生回路
の一例を示したのが第３図で、同図において、ｄ−ｄは
遅延回路を構成するインバータ、６１〜Ｇｎはゲート回
路である。
１１ Ｉｎ ２１ ２ｎ続接続
したｎ段のスルーホールドタイプのラッチ回路で、それ
ぞれ（ｎ−１）段のシフトレジスタＳＲ，ＳＲ２を構成
している。Ｐ は遅延回路およびゲート回路からなるパ
ルス発生回路で、第２図φｌのトリガクロックによって
ｎ本の出力端子Ｃ，−Ｃｎからそれぞれ位相がずれ、か
つイネーブル区間が重ならない第２図０１〜ｃｏのクロ
ックパルスが発生するものである。このパルス発生回路
の一例を示したのが第３図で、同図において、ｄ−ｄは
遅延回路を構成するインバータ、６１〜Ｇｎはゲート回
路である。
以上の構成において、まずパルス発生回路の動作につい
て説明する。入力端子φ１に、第４図φ１のトリガパル
スが１パルス供給されると、これはインバータｄ−ｄに
よって順次遅延されていく。
て説明する。入力端子φ１に、第４図φ１のトリガパル
スが１パルス供給されると、これはインバータｄ−ｄに
よって順次遅延されていく。
これによって例えばゲート回路Ｇ１の入力端子ａには第
４図ａのようにφ１が遅延されかつレベル反転されたパ
ルスが生じ、ゲート回路Ｇ１からは第３図Ｃ１のクロッ
クパルスが発生する。またゲート回路 Ｇ２の入力端子す、ｅにはそれぞれ第３図す、 ｅの
ように遅延されたパルスおよび遅延反転されたパルスが
発生し、これによってゲート回路Ｇ２からは第３図Ｃ２
のようなりロックパルスが発生する。
４図ａのようにφ１が遅延されかつレベル反転されたパ
ルスが生じ、ゲート回路Ｇ１からは第３図Ｃ１のクロッ
クパルスが発生する。またゲート回路 Ｇ２の入力端子す、ｅにはそれぞれ第３図す、 ｅの
ように遅延されたパルスおよび遅延反転されたパルスが
発生し、これによってゲート回路Ｇ２からは第３図Ｃ２
のようなりロックパルスが発生する。
以下同様にして、端子Ｃ３〜Ｃｎからこの順に順次クロ
ックパルスが発生する。
ックパルスが発生する。
このクロックパルスによって以下のようにしてデータの
シフト動作が行われる。
シフト動作が行われる。
まず端子Ｃ１からクロックパルスが発生すると、第５図
Ｉのようにラッチ回路Ｌ 、Ｌ がイネ−プルとな
り、それぞれの前段のデータが取り込まれる。つぎに端
子Ｃ２からクロックパルスが発生すると、第４図Ｈのよ
うにラッチ回路Ｌ １２． Ｌ ２２がイネーブルと
なり、それぞれの前段のデータが取り込まれる。
Ｉのようにラッチ回路Ｌ 、Ｌ がイネ−プルとな
り、それぞれの前段のデータが取り込まれる。つぎに端
子Ｃ２からクロックパルスが発生すると、第４図Ｈのよ
うにラッチ回路Ｌ １２． Ｌ ２２がイネーブルと
なり、それぞれの前段のデータが取り込まれる。
ｎ相のクロックパルスによって上記動作が順次行われる
ことによって、各シフトレジスタＳＲ１゜ＳＲ２におい
て、データが１段だけシフトされる。
ことによって、各シフトレジスタＳＲ１゜ＳＲ２におい
て、データが１段だけシフトされる。
このようにパルス発生回路Ｐ、は遅延回路およびゲート
回路から構成されており、従来よりも素子数が少なくて
すむとともに入力となるトリガクロックはシフト用のク
ロックパルスと同一周波数のものを用いればよく、高周
波数の入力パルスが不要となるものである。しかも集積
回路を製造する場合には、ラッチ回路列の横に第３図の
構成を並べればよいため、クロックパルスの配線エリア
を小さくすることができるものである。
回路から構成されており、従来よりも素子数が少なくて
すむとともに入力となるトリガクロックはシフト用のク
ロックパルスと同一周波数のものを用いればよく、高周
波数の入力パルスが不要となるものである。しかも集積
回路を製造する場合には、ラッチ回路列の横に第３図の
構成を並べればよいため、クロックパルスの配線エリア
を小さくすることができるものである。
第６図はパルス発生回路の他の例を示しである。
この例においては、３つのインバータｄ−ｄおよびゲー
ト回路Ｇによってまず１相のクロックパルスを生成し、
これをインバータによって遅延し、適宜の遅延段の出力
を取り出すことによってｎ相のクロックパルスを生成す
るものである。
ト回路Ｇによってまず１相のクロックパルスを生成し、
これをインバータによって遅延し、適宜の遅延段の出力
を取り出すことによってｎ相のクロックパルスを生成す
るものである。
なおパルス発生回路は上記で示した２つの例に限るもの
ではなく、遅延回路およびゲート回路によって構成され
、互いに重なり合わないように位相のずれたｎ相のクロ
ックパルスを発生するものであればよい。
ではなく、遅延回路およびゲート回路によって構成され
、互いに重なり合わないように位相のずれたｎ相のクロ
ックパルスを発生するものであればよい。
［発明の効果コ
本発明によれば、複数の遅延回路およびゲート回路によ
って構成したパルス発生回路から、１トリガクロツクの
到来ごとに位相のずれたｎ相のクロックパルスを順次発
生させ、このクロックパルスによってｎ段の縦続接続し
たラッチ回路のデータを順次シフトするようにしたので
、トリガクロックはシフト用のクロックパルスと同じ周
波数のものを用いればよく、高周波数の入力パルスを必
要としない。しかも遅延回路とゲート回路によって構成
されているため、全体の素子数が少なくてすみ、回路構
成を簡素化する上で大きな効果を発揮する。さらに、シ
フトレジスタ本体を構成するラッチ回路の横にパルス発
生回路を並べて形成することにより、クロックパルスの
配線エリアを小さくすることができ、集積化する場合に
全体の面積を小さくすることができ、特に効果が大きい
ものである。
って構成したパルス発生回路から、１トリガクロツクの
到来ごとに位相のずれたｎ相のクロックパルスを順次発
生させ、このクロックパルスによってｎ段の縦続接続し
たラッチ回路のデータを順次シフトするようにしたので
、トリガクロックはシフト用のクロックパルスと同じ周
波数のものを用いればよく、高周波数の入力パルスを必
要としない。しかも遅延回路とゲート回路によって構成
されているため、全体の素子数が少なくてすみ、回路構
成を簡素化する上で大きな効果を発揮する。さらに、シ
フトレジスタ本体を構成するラッチ回路の横にパルス発
生回路を並べて形成することにより、クロックパルスの
配線エリアを小さくすることができ、集積化する場合に
全体の面積を小さくすることができ、特に効果が大きい
ものである。
第１図は本発明の一実施例を示したブロック図、第２図
は第１図の各部のパルス波形を示したタイムチャート、
第３図は第１図要部の一興体例を示した論理回路図、第
４図は第３図の動作説明のためのタイムチャート、第５
図は第１図の動作説明のための説明図、第６図は第１図
要部の他の例を示した論理回路図、第７図は従来のシフ
トレジスタの一例を示したブロック図、第８図は第７図
の構成に用いられるクロックパルスを示したタイムチャ
ート、第９図は第７図の動作説明のための説明図、第１
０図（よ従来のシフレジスタの他の例を示したブロック
図、第１１図は第１０図で用いられるクロックパルスを
示したタイムチャート、第１２図は第１０図の動作説明
のための説明図、第１３図は第１０図要部の具体例を示
した論理回路図、第１４図は第１３図の各部のパルス波
形を示したタイムチャートである。 Ｌ１１〜Ｌｌｎ・・・ラッチ回路 Ｌ２□〜”２ｎ・・・ラッチ回路 ｐ、・・・パルス発生回路 Ｇ、Ｇ１〜Ｇｎ・・・ゲート回路 ｄ−ｄ・・・遅延回路 以 上 特許出願人 日本プレシジョン・ サーキッッ株式会社 第１図 第２図 】ン７ド’７４７／し 第３図 第、！ ＋゛ｓ＋ 第５図 第６図 ｄｄ ｄｌｊ 第７図 第１０図 第１ｉ図 第１２！′￥１
は第１図の各部のパルス波形を示したタイムチャート、
第３図は第１図要部の一興体例を示した論理回路図、第
４図は第３図の動作説明のためのタイムチャート、第５
図は第１図の動作説明のための説明図、第６図は第１図
要部の他の例を示した論理回路図、第７図は従来のシフ
トレジスタの一例を示したブロック図、第８図は第７図
の構成に用いられるクロックパルスを示したタイムチャ
ート、第９図は第７図の動作説明のための説明図、第１
０図（よ従来のシフレジスタの他の例を示したブロック
図、第１１図は第１０図で用いられるクロックパルスを
示したタイムチャート、第１２図は第１０図の動作説明
のための説明図、第１３図は第１０図要部の具体例を示
した論理回路図、第１４図は第１３図の各部のパルス波
形を示したタイムチャートである。 Ｌ１１〜Ｌｌｎ・・・ラッチ回路 Ｌ２□〜”２ｎ・・・ラッチ回路 ｐ、・・・パルス発生回路 Ｇ、Ｇ１〜Ｇｎ・・・ゲート回路 ｄ−ｄ・・・遅延回路 以 上 特許出願人 日本プレシジョン・ サーキッッ株式会社 第１図 第２図 】ン７ド’７４７／し 第３図 第、！ ＋゛ｓ＋ 第５図 第６図 ｄｄ ｄｌｊ 第７図 第１０図 第１ｉ図 第１２！′￥１
Claims (1)
- 複数の遅延回路とゲート回路とからなり、１トリガク
ロックによってｎ（ｎ≧２）本の出力端子Ｐ＿１〜Ｐ＿
ｎからこの順に順次位相のずれたシフトパルスを発生す
るパルス発生回路を設け、ｎ段の縦続接続したラッチ回
路Ｌ＿１〜Ｌ＿ｎのイネーブル入力にそれぞれ上記パル
ス発生回路の出力端子Ｃ＿ｎ〜Ｃ＿１からのシフトパル
スを供給することを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058362A JPS63224100A (ja) | 1987-03-13 | 1987-03-13 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058362A JPS63224100A (ja) | 1987-03-13 | 1987-03-13 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224100A true JPS63224100A (ja) | 1988-09-19 |
Family
ID=13082205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058362A Pending JPS63224100A (ja) | 1987-03-13 | 1987-03-13 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216898A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | 集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847232A (ja) * | 1971-10-18 | 1973-07-05 | ||
| JPS51132044A (en) * | 1975-05-13 | 1976-11-16 | Anritsu Corp | Feedback type shift register |
-
1987
- 1987-03-13 JP JP62058362A patent/JPS63224100A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4847232A (ja) * | 1971-10-18 | 1973-07-05 | ||
| JPS51132044A (en) * | 1975-05-13 | 1976-11-16 | Anritsu Corp | Feedback type shift register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216898A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | 集積回路 |
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