JPH0795088A - パルス幅変調装置 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェア部品点数を増やすことなく量子
化誤差の増加を抑えることが可能なパルス幅変調装置を
提供する。 【構成】 ディジタル信号入力の所定の上位ビットに応
じてパルス幅変調を行うパルス幅変調カウンタ３と、こ
のカウンタ３の出力であるパルス幅変調波の周期を、基
準クロックを２^m 個含むサンプリング時間の1/２^k とす
る時間基準発生器１と、この時間基準発生器から入力さ
れる信号を処理し、サンプリング時間内に２^k 個あるパ
ルス幅変調波のパルス幅の制御信号をパルス幅変調カウ
ンタに出力するパルス幅制御手段２からパルス幅変調装
置を構成し、パルス幅制御手段がパルス幅変調波の周期
をサンプリング時間に等しくした出力に0,1,2,…２^k -1
を加えた値をセーブし、各値の上位m-k ビットをサンプ
リング時間の1/２^k 毎にパルス幅変調カウンタに出力し
て、演算時間を最小限に留めるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパルス幅変調装置に関
し、特に、基準クロックの周波数やアナログ−ディジタ
ル変換（Ｄ／Ａ変換）の分解能を変えること無く、パル
ス幅変調波の周期をサンプリング時間の何分の１かに分
周して周期性を高めることにより、サーボ系の精度を向
上させることができるパルス幅変調装置に関する。

【０００２】

【従来の技術】ディジタル型サーボ系で検出された誤差
情報をサーボ・モータの駆動回路にフィードバックする
ためには一旦ディジタル量をアナログ量に変換すること
が必要である。また、サーボ系におけるＤ／Ａ変換では
入力と出力との関係がリニアであることが望ましく、少
なくとも単一増加性を確保する必要がある。更に、系の
精度を高めるためには量子化誤差が小さい必要があり、
誤差情報では多くのビット数を扱う。

【０００３】このようなサーボ系には、基準クロックと
カウンタで構成したパルス幅変調装置（ＰＷＭ装置）が
好適である。ＰＷＭ装置では通常、基準クロックをカウ
ンタでカウントしてパルス幅変調波（ＰＷＭ波）を作り
出す。即ち、ＰＷＭ装置は、図示しないＭＰＵ(Micro P
rocessing Unit) の出力（例えばｍビット）を読み込
み、この出力に応じて図５(a) に示す基準クロックＣＬ
Ｋをカウントし、所定のＰＷＭ周期内、例えば、基準ク
ロックの２^m 倍の周期（ｍは自然数で、この例ではｍ＝
４）内でのカウントによって図５(b) に示すＰＷＭ波を
作り出し、この周期内でハイレベル“Ｈ”とローレベル
“Ｌ”との比を変化させており、出力を平均化すること
によってアナログ量を得ている。このため、Ｄ／Ａ変換
時間には最低ＰＷＭ波の１周期分の時間が必要となる。

【０００４】ところが、このＰＷＭ装置においては、Ｐ
ＷＭ波の周期が長いので、アナログ量に変換した時に滑
らかな電圧にならず、消費電力に無駄が生じる。この消
費電力を低減するためには、ＰＷＭ波の周波数を増すこ
とが望ましく、基準クロックＣＬＫの周波数を高めるこ
とが最も簡単な方法である。しかしながら、基準クロッ
クＣＬＫの周波数を高めるためにはカウンタの最高動作
周波数を高めなければならず、ハードウェアの面から制
限がある。

【０００５】そこで、図５(c) に示すように、基準クロ
ックＣＬＫの周波数を上げること無くＰＷＭ波の周期の
みを短縮することが行われている。すなわち、図５(c)
の例では、基準クロックＣＬＫの２^m 倍 (図５(c) では
ｍ＝４) あったＰＷＭ波周期を２^k 分の１倍（ｋは自然
数で、図５(c) ではｋ＝２）にして新ＰＷＭ波周期を基
準クロックＣＬＫの２^m-k 倍（図５(c) ではｍ−ｋ＝
２）としている。

【０００６】このようにして、基準クロックＣＬＫの周
波数を上げること無くＰＷＭ波の周期のみを短縮する場
合は、新ＰＷＭ波周期内でのハイレベル“Ｈ”とローレ
ベル“Ｌ”との比が演算される。この演算では基準クロ
ックＣＬＫの２^m 倍の周期が２^k で割られ、元のＰＷＭ
波周期内でのＭＰＵからの出力のｍビットは図６に示す
ようにｍ−ｋビット（上位ビット）になり、余りに相当
するｋビット（下位ビット）は切り捨てられてしまう。
すると、図５(b) に太線で示すように、ＭＰＵ出力が２
ⁿ 倍（ｎは自然数）であれば新ＰＷＭ波周期内でのハイ
レベル“Ｈ”とローレベル“Ｌ”との比は元のＰＷＭ波
周期内での比と変わらないが、図５(b)に一点鎖線で示
すように、ＭＰＵ出力が２ⁿ 倍でない場合は、図６の余
りに相当するｋビット分だけ新ＰＷＭ波周期内でのハイ
レベル“Ｈ”とローレベル“Ｌ”との比が元のＰＷＭ波
周期内での比より小さくなってしまう、すなわ、１周期
内の基準クロックＣＬＫのカウント数が少なくなり量子
化誤差を増すという問題があった。

【０００７】以上の問題を解決するために、特開昭５９
−７７７２１号公報に開示されたＰＷＭ装置では、カウ
ント数が少なくなるために切り捨てられる下位ビットを
基にして、上位ビットの値を変化させて量子化誤差の増
加を抑える方法を、ハードウェアを付加することにより
実現している。この手法によれば、図５(b) に一点鎖線
で示すように、元のＰＷＭ波周期内における余りに相当
するｋビット分の出力が、図５(c) に一点鎖線で示すよ
うに、いくつかの新ＰＷＭ波周期内において１ビットの
付加として与えられ、トータル的なハイレベル“Ｈ”と
ローレベル“Ｌ”との比の値が変わらないようにしてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、特開昭
５９−７７７２１号公報に開示されたＰＷＭ装置では、
量子化誤差の増加を抑えるために１ビット変調のための
ハードウェアが必要であり、ハードウェア構成が複雑に
なるという問題があった。そこで、本発明は前記従来の
パルス幅変調装置における課題を解消し、近年の周辺機
器等の装置に対するコストダウンの要求に応じて、量子
化誤差の増加を抑えるための１ビット変調をハードウェ
ア部品点数を増やすことなく実現可能なパルス幅変調装
置を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記目的を達成する本発
明のパルス幅変調装置は、サンプリング時間のうち最大
駆動電圧を印加する時間と駆動電圧を印加しない時間の
割合を変化させて所定の駆動電圧を出力するパルス幅変
調装置であって、ディジタル信号入力の所定の上位ビッ
トに応じてパルス幅変調を行うパルス幅変調カウンタ
と、前記パルス幅変調カウンタの出力となるパルス幅変
調波の周期を、基準クロックが２^m 個が含まれるサンプ
リング時間の１／２^k として定める時間基準発生器と、
この時間基準発生器から入力される信号を処理し、前記
サンプリング時間内に２^k 個含まれるパルス幅変調波の
パルス幅の制御信号を前記パルス幅変調カウンタに出力
するパルス幅制御手段とを備え、前記パルス幅制御手段
は、前記パルス幅変調波の周期をサンプリング時間に等
しくした場合の出力に０，１，２，…２^k −１を加えた
値をそれぞれセーブし、それぞれの値の上位ｍ−ｋビッ
トをサンプリング時間の１／２^k ごとに前記パルス幅変
調カウンタに出力することにより、演算時間を最小限に
とどめることを特徴としている。

【００１０】また、前記パルス幅制御手段が、パルス幅
変調波の周期をサンプリング時間に等しくした場合の出
力に、それぞれ０，１，２，…２^k −１を加えた値をそ
れぞれセーブし、それぞれの値の上位ｍ−ｋビットを前
記パルス幅変調カウンタに出力する順番を、偶数番号を
先に、奇数番号を後にし、偶数の順番は０, ２^k-1,２
^k-2,３＊２^k-2 , ２^k-3,５＊２^k-3,…とし、奇数は前記
値に１を足した値の順番とすることにより、ビット変調
のパターンが均等な間隔になるようにしても良いもので
ある。

【００１１】

【作用】本発明のパルス幅変調装置によれば、時間基準
発生器によりパルス幅変調カウンタの出力となるパルス
幅変調波の周期が、基準クロックが２^m 個が含まれるサ
ンプリング時間の１／２^k として定められ、パルス幅制
御手段がこの時間基準発生器から入力される信号を処理
し、サンプリング時間内に２^k 個含まれるパルス幅変調
波のパルス幅の制御信号をパルス幅変調カウンタに出力
するを備え、前記パルス幅制御手段は、前記パルス幅変
調波の周期をサンプリング時間に等しくした場合の出力
に０，１，２，…２^k −１を加えた値をそれぞれセーブ
し、それぞれの値の上位ｍ−ｋビットをサンプリング時
間の１／２^k 毎に、ディジタル信号入力の所定の上位ビ
ットに応じてパルス幅変調を行うパルス幅変調カウンタ
に出力することにより、演算時間が最小限になる。

【００１２】また、パルス幅制御手段により、パルス幅
変調波の周期をサンプリング時間に等しくした場合の出
力に、それぞれ０，１，２，…２^k −１が加えられてセ
ーブされ、それぞれの値の上位ｍ−ｋビットを前記パル
ス幅変調カウンタに出力する順番が、偶数番号を先に、
奇数番号を後にし、偶数の順番は０, ２^k-1,２^k-2,３＊
２^k-2 , ２^k-3,５＊２^k-3,…とし、奇数は前記値に１を
足した値の順番とすることにより、ビット変調のパター
ンが均等な間隔になる。

【００１３】

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図１は本発明のパルス幅変調装置（ＰＷＭ
装置）の一実施例の構成を示すブロック回路図である。
図１において、１は時間基準発生器、２はディジタル・
シグナル・プロセッサ（ＤＳＰ）、３はＰＷＭカウンタ
である。ＤＳＰ２の中には、カウンタ２１、１ビット変
調器２２、上位ｍ−ｋビット用のレジスタ２３、下位ｋ
ビット用のレジスタ２４、および補正後の上位ｍ−ｋビ
ット用のレジスタ２５がある。

【００１４】時間基準発生器１は、基準クロックを入力
とし、ディジタル信号入力の上位ｍビットに対応するｍ
個のＴ型フリップ・フロップからなるバイナリ・カウン
タで構成されており、ＰＷＭ波の周期を定めている。そ
して、ＤＳＰ２に設けられたカウンタ２１は時間基準発
生器１の出力をカウントし、通常、図５において説明し
た新ＰＷＭ波周期毎に割り込み信号が得られるか、また
は立ち上がり、或いは立ち下がりの信号が得られる。そ
して、この信号を数えることにより、今回の新ＰＷＭ波
周期が元のＰＷＭ波周期内の何番目の新ＰＷＭ周期とな
るかが判る。

【００１５】レジスタ２３，２４は、出力すべき値を計
算した結果を収容するものであり、この上位ｍ−ｋビッ
トは、下位ｋビットと何番目の新ＰＷＭ波周期かを考慮
して補正後の上位ｍ−ｋビット用のレジスタ２５に格納
される。この作業は１ビット変調器２２によって行われ
る。また、ＰＷＭカウンタ３はｍ個のプリセット可能な
Ｔ型フリップ・フロップよりなるｍビットのバイナリ・
カウンタを備えている。

【００１６】次に、以上のように構成されたＰＷＭ装置
の動作を説明する。ＰＷＭ装置におけるＰＷＭカウンタ
３は、基準クロックＣＬＫを検出するごとに出力を１増
加することにより基準クロックを計数する。そして、Ｐ
ＷＭカウンタ３をリセットしてから、ＰＷＭカウンタ３
の出力がＤＳＰ２（ＭＰＵであっても良い）の出力に等
しくなるまで、アクチュエータに電源電圧をかける。

【００１７】前述のように、ＰＷＭ波の周期性を増すた
めに、基準クロックＣＬＫの周波数を変えること無くＰ
ＷＭ波の周期のみを１／ｎに短縮すると、１周期分のカ
ウント数が少なくなり量子化誤差を増すことになる。一
方、ＰＷＭ波の周期をサンプリング時間に等しくした場
合のＰＷＭ波周期を図５(a) に示した従来例と同様に、
基準クロックＣＬＫの２^m 倍とすると、この場合のＤＳ
Ｐ２の出力は図２に示すようにｍビットとなる。そし
て、ｎの値として２^k を選ぶと、ＰＷＭ波の周期が基準
クロックＣＬＫの２^m-k 倍となるために、ＰＷＭ波の周
期をサンプリング時間に等しくした場合の出力の下位ｋ
ビットがＰＷＭカウンタ３には出力されなくなる。

【００１８】そこで、本発明では、ＰＷＭ波の２^k 周期
のうち下位ｋビットの値に等しい数のＰＷＭ波周期にだ
け上位ｍ−ｋビットの値を１増すことにより、１周期の
カウント数が少なくなるために生じる量子化誤差を無く
すようにしている（なお、簡単のために２^k を４ (ｋ＝
２) としている）。即ち、下位ｋビットの値に応じて、
その値に等しい上位ｍ−ｋビットの値を以下のように１
だけ増している。

【００１９】 下位ｋビットの値 １を加える上位ｍ−ｋビットの数 ００ｂ ０ ０１ｂ １ １０ｂ ２ １１ｂ ３ なお、下位ｋビットの数字の後のｂは２進数の数字を意
味している。

【００２０】以上の動作は、ＰＷＭ波の周期をサンプリ
ング時間に等しくした場合の出力に０，１，２，３，
…，２^k −１を加えた値をそれぞれセーブし、それぞれ
の値の上位ｍ−ｋビットをサンプリング時間の１／２^k
ごとにＰＷＭカウンタ３に出力するという方法により、
実現することが可能となる。またこの方法により、演算
時間を最小限に抑えることが可能となる。

【００２１】以上の動作を、ｍ＝４、ｋ＝２の場合につ
いて、図２を用いて説明する。なお、ｍ＝４，ｋ＝２と
した場合には、図５で説明したように、ＰＷＭ波周期が
１／４になるので、ＤＳＰ２からは４つの出力が出るこ
とになり、これらを１番目〜４番目の出力と呼ぶことに
する。図２(a) は下位ｋビットの値が００ｂの場合の例
である。この場合は、ＰＷＭ波の周期をサンプリング時
間に等しくした場合の４つの出力に、０，１，２，３
（＝２² −１）をそれぞれ加える。この場合は、一番目
の出力の下位ｋビットの値が００ｂであるので、これに
３（＝１１ｂ）を加えても上位ｍ−ｋビットはいずれも
変化しない。

【００２２】一方、図２(b) のように下位ｋビットの値
が１０ｂの場合は、ＰＷＭ波の周期をサンプリング時間
に等しくした場合の４つの出力に、０，１，２，３（＝
２²−１）をそれぞれ加えると、１番目と２番目の出力
における上位ｍ−ｋビットは変化しないが、３番目と４
番目の上位ｍ−ｋビットには桁上がりによって１ビット
が加わる。

【００２３】この図２(b) の場合が、図５(b) で説明し
た場合と同じ状態であり、従来は、図５(c) に示すよう
に、最初と２番目の出力に１ビット加えることによっ
て、基準クロックＣＬＫの周波数を変えることなくＰＷ
Ｍ波の周期を変えた場合のアクチュエータ駆動電圧を等
しくしていた。ところが、このように１番目と２番目の
出力に１ビット加える処理では、アナログ変換後の電圧
値が滑らかにならない。この場合、１番目と３番目の出
力に１ビットを加えた方がアナログ変換後の電圧値が滑
らかになる。

【００２４】ところで、下位ｋビットの値が増すにつれ
て、上位ｍ−ｋビットに１を加えるＰＷＭ波周期が増え
る。そこで、１を加える上位ｍ−ｋビットをＰＷＭカウ
ンタ３に出力する順番（すなわち、どのＰＷＭ波周期か
ら上位ｍ−ｋビットに１を加えていくかということ。）
を工夫することにより、ビット変調のパターンをできる
だけ均等な間隔とすることが可能となる。この順番につ
いて説明する。

【００２５】ビット変調のパターンをほば均等な間隔に
するためには、下位ビットの値が１のときＰＷＭ波周期
(a) で上位ｍ−ｋビットに１を加え、下位ビットの値が
２のときＰＷＭ波周期(a),(b) で上位ｍ−ｋビットに１
を加え、下位ビットの値が３のときＰＷＭ波周期(a),
(b),(c) で上位ｍ−ｋビットに１を加えれば良いという
場合を考える（但し、ａ〜ｃは０〜７）。この場合の上
位ｍ−ｋビットに１を加える優先順位(a),(b),(c),…
は、以下のように規定することができる。

【００２６】(0), (2^k-1), (2^k-2), (3*2^k-2), (2^k-3),
(5*2^k-3), (3*2^k-3), (7*2^k-3), …（ここで、下位ｋ
ビットの値が２^k −ａ以上の場合に上位ｍ−ｋビットの
値を１増すということは、パルス幅変調波の周期をサン
プリング時間に等しくした場合の出力に定数ａを加えて
上位ｍ−ｋビットを出力することと同じである。）図３
(b) はｍ＝４、ｋ＝３の場合の例であり、この場合はＰ
ＷＭ波周期が１／８になるので、ＤＳＰ２からは８つの
出力（１番目〜８番目）が出ることになる。そこで、こ
れらの８つの出力をＤＳＰ２からＰＷＭカウンタ３に出
力する順番を、時刻の早い方から(0),(1),(2),…(7) と
する。

【００２７】ここで、優先順位は次のように規定すれば
良い。まず、２^k-2 で割り切れるＰＷＭ波周期について
考え、時刻の早い方からそのＰＷＭ波周期を(0),(1'),
(2'),(3')とし、優先順位を(0),(2'),(1'),(3')とす
る。次に、２^k-3 で割り切れるＰＷＭ波周期について考
え、時刻の早い方からそのＰＷＭ波周期を(0),(1"),
(2"),(3"),(4"),(5"),(6"),(7")とすると、(0),(2"),
(4"),(6")の優先順位は、既に決まっているので残りの
(1"),(3"),(5"),(7") の優先順位を、(0),(1'),(2'),
(3')の場合同様に、(1"),(5"),(3"),(7") とし(6")の後
とする。

【００２８】2 ^k ＝１６の場合には、さらに２^k-4 で割
り切れるが、２^k-3 で割り切れないＰＷＭ波周期につい
て考え、２^k-3 で割り切れるＰＷＭ波周期同様に優先順
位を決めて２^k-3 で割り切れるＰＷＭ波周期の後とす
る。2 ^k が１６を越える場合には、この操作を繰り返
す。具体的な実施例として、２^k ＝８とした場合につい
て表１を用いて説明する。

【００２９】この表１は、下位ビットの値が０（＝００
０ｂ）から７（＝１１１ｂ）の場合に、上位ｍ−ｋビッ
トに１を加える数と、そのときのＰＷＭ波周期(0) から
(7)のどれに１を加えるかを示すものである。例えば、
下位ビットが００１ｂであれば、ＰＷＭ波周期(0) のと
き上位ｍ−ｋビットに１を加え、下位ビットが０１０ｂ
であれば、ＰＷＭ波周期(0),(4) のとき上位ｍ−ｋビッ
トに１を加えることがこの表１から分かる。そして、こ
の方法によって、ビット変調のパターンがほぼ均等な間
隔となる。

【００３０】

【表１】

【００３１】例えば、下位ビットの値が２（＝０１０
ｂ）のときについて図２(b) の場合と同様に図３(a) を
用いて説明すると、この場合は、ＰＷＭ波の周期をサン
プリング時間に等しくした場合の８つの出力に、０，
１，２，３，４，５，６，７（＝２³ −１）をそれぞれ
加えると、１番目〜６番目の出力における上位ｍ−ｋビ
ットは変化しないが、７番目と８番目の上位ｍ−ｋビッ
トには桁上がりによって１ビットが加わる。そして、前
述の優先順位の規定により、これら１番目から８番目の
出力がＤＳＰ２からＰＷＭカウンタ３に出力される優先
順位は以下のようになる。

【００３２】 １番目の出力は、(7*2^k-3)＝(7) へ出力 ２番目の出力は、(3*2^k-3)＝(3) へ出力 ３番目の出力は、(5*2^k-3)＝(5) へ出力 ４番目の出力は、(2^k-3) ＝(1) へ出力 ５番目の出力は、(3*2^k-2)＝(6) へ出力 ６番目の出力は、(2^k-2) ＝(2) へ出力 ７番目の出力は、(2^k-1) ＝(4) へ出力 ８番目の出力は、 (0) ＝(0) へ出力 このように、優先順位は桁上がりによって１ビットが加
わる上位ｍ−ｋビットの最終出力から順に遡って付され
る。

【００３３】図４(a) はｋ＝２の場合の優先順位を説明
するものであり、この場合はＰＷＭ波周期が１／４にな
るので、ＤＳＰ２からは４つの出力（１番目〜４番目）
が出ることになる。そして、これらの４つの出力の上位
ｍ−ｋビットに１を加える優先順位は、１，３，２，４
番目となる。図４(b) はｋ＝３の場合の優先順位を説明
するものであり、この場合はＰＷＭ波周期が１／８にな
るので、ＤＳＰ２からは８つの出力（１番目〜８番目）
が出ることになる。そして、これらの８つの出力の上位
ｍ−ｋビットに１を加える優先順位は、１，５，３，
７，２，６，４，８番目となる。

【００３４】図４(c) はｋ＝４の場合の優先順位を説明
するものであり、この場合はＰＷＭ波周期が１／１６に
なるので、ＤＳＰ２からは１６個の出力（１番目〜１６
番目）が出ることになる。そして、これらの１６個の出
力の上位ｍ−ｋビットに１を加える優先順位は、１，
９，５，１３，３，１１，７，１５，２，１０，６，１
４，４，１２，８，１６番目となる。

【００３５】なお、この優先順位は逆にしても良く、ま
たＰＷＭ波周期をローテーションしても良い。つまり、
時刻の早い方からＰＷＭ波周期を、 (2^k-1-C), (2^k-1-C+1), …, (2^k-1-1),(0), (1),…, (2
^k-1-C-1) として、以上で述べた優先順位で上位ｍ−ｋビットに１
を加えても良い。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
量子化誤差を増すことなくＰＷＭ波の周期性を増すため
にビット変調を、１ビット変調のためのハードウェアを
追加することなく実現することができるという効果があ
る。また演算時間を最小限に留めつつ、ビット変調のパ
ターンをできるだけ均等な間隔とすることができる。

【図面の簡単な説明】

【図１】本発明のパルス幅変調装置の一実施例のの構成
を示す構成図である。

【図２】(a) は下位ｋビットが２ビットの場合で、ＰＷ
Ｍ波の周期をサンプリング時間に等しくした場合の４つ
の出力に、０，１，２，３をそれぞれ加えても上位ｍ−
ｋビットがいずれも変化しない場合のパルス幅制御回路
内の演算を説明する図、(b) は下位ｋビットが２ビット
の場合で、ＰＷＭ波の周期をサンプリング時間に等しく
した場合の４つの出力に、０，１，２，３をそれぞれ加
えた時に、１番目と２番目の出力における上位ｍ−ｋビ
ットは変化しないが、３番目と４番目の上位ｍ−ｋビッ
トには桁上がりによって１ビットが加わる場合のパルス
幅制御回路内の演算を説明する図である。

【図３】(a) は下位ｋビットが３ビットの場合で、ＰＷ
Ｍ波の周期をサンプリング時間に等しくした場合の８つ
の出力に、０〜７をそれぞれ加えた時に、１番目から６
番目の出力における上位ｍ−ｋビットは変化しないが、
７番目と８番目の上位ｍ−ｋビットには桁上がりによっ
て１ビットが加わる場合のパルス幅制御回路内の演算を
説明する図、(b) はＰＷＭカウンタに出力される８つの
出力と１ビットが加わる上位ｍ−ｋビットの場所を説明
する図である。

【図４】(a) はｋ＝２の場合の４つの出力の上位ｍ−ｋ
ビットに１を加える優先順位を説明する図、(b) はｋ＝
３の場合の８つの出力の上位ｍ−ｋビットに１を加える
優先順位を説明する図、(c) はｋ＝４の１６個の出力の
上位ｍ−ｋビットに１を加える優先順位を説明する図で
ある。

【図５】(a) は基準クロックの波形を示す線図、(b) は
従来のＰＷＭ装置の時刻とアクチュエータ駆動電圧の関
係を示す線図、(c) はＰＷＭ波の周期を１／４として、
下位２ビットの値に応じて上位ビットの値を変化させた
場合の様子を示す線図である。

【図６】ＰＷＭ波の周期を１／ｋにする場合の上位ビッ
トｍ−ｋと下位ビットとの関係を示す図である。

【符号の説明】

１…時間基準発生器 ２…ＤＳＰ（ディジタル・シグナル・プロセッサ） ３…ＰＷＭカウンタ ２１…カウンタ ２２…１ビット変調器 ２３…上位ｍ−ｋビット用のレジスタ ２４…下位ｋビット用のレジスタ ２５…補正後の上位ｍ−ｋビット用のレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 サンプリング時間のうち最大駆動電圧を
   印加する時間と駆動電圧を印加しない時間の割合を変化
   させて所定の駆動電圧を出力するパルス幅変調装置であ
   って、 ディジタル信号入力の所定の上位ビットに応じてパルス
   幅変調を行うパルス幅変調カウンタと、 前記パルス幅変調カウンタの出力となるパルス幅変調波
   の周期を、基準クロックが２^m 個が含まれるサンプリン
   グ時間の１／２^k として定める時間基準発生器と、 この時間基準発生器から入力される信号を処理し、前記
   サンプリング時間内に２^k 個含まれるパルス幅変調波の
   パルス幅の制御信号を前記パルス幅変調カウンタに出力
   するパルス幅制御手段とを備え、 前記パルス幅制御手段は、前記パルス幅変調波の周期を
   サンプリング時間に等しくした場合の出力に０，１，
   ２，…２^k −１を加えた値をそれぞれセーブし、それぞ
   れの値の上位ｍ−ｋビットをサンプリング時間の１／２
   ^k ごとに前記パルス幅変調カウンタに出力することによ
   り、演算時間を最小限にとどめることを特徴とするパル
   ス変調装置。
2. 【請求項２】 請求項１に記載のパルス幅変調装置であ
   って、前記パルス幅制御手段が、パルス幅変調波の周期
   をサンプリング時間に等しくした場合の出力にそれぞれ
   ０，１，２，…２^k −１を加えた値をそれぞれセーブ
   し、それぞれの値の上位ｍ−ｋビットを前記パルス幅変
   調カウンタに出力する順番を、偶数番号を先に、奇数番
   号を後にし、偶数の順番は０, ２^k-1,２^k-2,３＊２
   ^k-2 , ２^k-3,５＊２^k-3,…とし、奇数は前記値に１を足
   した値の順番とすることにより、ビット変調のパターン
   ができるだけ均等な間隔とすることを特徴とするパルス
   幅変調装置。