JPS61224528A - フレ−ムアライナ装置 - Google Patents
フレ−ムアライナ装置Info
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- JPS61224528A JPS61224528A JP60063416A JP6341685A JPS61224528A JP S61224528 A JPS61224528 A JP S61224528A JP 60063416 A JP60063416 A JP 60063416A JP 6341685 A JP6341685 A JP 6341685A JP S61224528 A JPS61224528 A JP S61224528A
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- frame aligner
- clock
- read
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ビット数の限られたフレームアライナを用い
て、ビット数の多いフレームアライナを構成する技術に
関するものである。
て、ビット数の多いフレームアライナを構成する技術に
関するものである。
（従来の技術）
第３図は、従来のフレームアライナの一例である。１は
書き込み同期信号入力端子、２は書き込みクロック入力
端子、３は書き込み側カウンタ。
書き込み同期信号入力端子、２は書き込みクロック入力
端子、３は書き込み側カウンタ。
４は読み出し同９期信号入力端子、５は読み出しクロッ
ク入力端子、６は読み出し側カウンタ、７は位相比較回
路、８はフレームアライナ、９はデータ入力端子、１０
はデータ出力端子、１１はメモリ、１２はデータ遅延回
路、１３はセレクタである。
ク入力端子、６は読み出し側カウンタ、７は位相比較回
路、８はフレームアライナ、９はデータ入力端子、１０
はデータ出力端子、１１はメモリ、１２はデータ遅延回
路、１３はセレクタである。
書き込み同期信号入力端子１には入力データの位相を示
す同期信号が、また書き込みクロック入力端子２には、
入力データに同期したクロックが印加され、書き込み側
カウンタ３を駆動する。一方、読み出し同期信号入力端
子４には出力データの位相を示す同期信号が、また、読
み出しクロック入力端子５には、出力データに同期した
クロックが印加され、読み出し側カウンタ６を駆動する
。
す同期信号が、また書き込みクロック入力端子２には、
入力データに同期したクロックが印加され、書き込み側
カウンタ３を駆動する。一方、読み出し同期信号入力端
子４には出力データの位相を示す同期信号が、また、読
み出しクロック入力端子５には、出力データに同期した
クロックが印加され、読み出し側カウンタ６を駆動する
。
入出力に対応する位相は、位相比較回路７にて比較され
、比較回路７の出力に、よって、フレームアライナ８を
制御する。フレームアライナ８は、入力データ９を一度
入力側のタイミングにて書き込み、出力側のタイミング
にて出力データとして読み出すことのできるメモリ回路
１１と遅延回路１２及びセレクタ１３とから成る。即ち
、入力データ９の位相と出力データ１０の位相が、ある
範囲内に近付いたときに、入力データ９の遅延量を遅延
回路１２とセレクタ１３によって変化させ、書き込みと
読み出しが常に正しく実行されるように制御されている
。
、比較回路７の出力に、よって、フレームアライナ８を
制御する。フレームアライナ８は、入力データ９を一度
入力側のタイミングにて書き込み、出力側のタイミング
にて出力データとして読み出すことのできるメモリ回路
１１と遅延回路１２及びセレクタ１３とから成る。即ち
、入力データ９の位相と出力データ１０の位相が、ある
範囲内に近付いたときに、入力データ９の遅延量を遅延
回路１２とセレクタ１３によって変化させ、書き込みと
読み出しが常に正しく実行されるように制御されている
。
第４図はフレームアライナの１つの例を示すタイムチャ
ートである。入力データＤＡＴＡ ＩＮは書き込みクロ
ックＩＩｃＬＫに同期して８ビット単位で到来する。こ
の８ビツトの位相を識別するための同期信号がｖｓ’／
ＮＣである。一方、出力データＤＡＴＡＯＵＴはＩＩＣ
ＬＫよりも高速なりロックＲＣＬＫに同期してバースト
的に８ビツト出力される。 ＤＡＴＡ ＯＵＴの先頭を
示す同期信号がＲＳＹＮＣである。 ｖＳＹＮＣとＲＳ
ＹＮＣの位相は任意であり、常にＤＡＴＡ ＩＮは１〜
８の８ビット単位でバーストのＤＡＴＡ ＯＵＴに変換
可能なようにＤＡＴＡ ＩＮの遅延量を２種類準備して
おき、そのいずれかの遅延回路の出力をメモリに書き込
んだのちに、ＤＡＴＡ ００丁として読み出すといった
内容の制御を行なう。このタイムチャートにおいて、第
３図との対応はＷＳＹＮＣが端子１、ＷＣＬＫが端子２
、ＤＡＴＡ ＩＮが端子９、ＲＳＹＮＣが端子４．ＲＣ
ＬＫが端子５、ＤＡＴＡ ＯＵＴが端子１０となる。熱
論、同様の回路により第４図のＤＡＴＡ ＯＵＴを入力
とし、 ＤＡＴＡ ＩＮを出力とする逆変換も可能であ
る。
ートである。入力データＤＡＴＡ ＩＮは書き込みクロ
ックＩＩｃＬＫに同期して８ビット単位で到来する。こ
の８ビツトの位相を識別するための同期信号がｖｓ’／
ＮＣである。一方、出力データＤＡＴＡＯＵＴはＩＩＣ
ＬＫよりも高速なりロックＲＣＬＫに同期してバースト
的に８ビツト出力される。 ＤＡＴＡ ＯＵＴの先頭を
示す同期信号がＲＳＹＮＣである。 ｖＳＹＮＣとＲＳ
ＹＮＣの位相は任意であり、常にＤＡＴＡ ＩＮは１〜
８の８ビット単位でバーストのＤＡＴＡ ＯＵＴに変換
可能なようにＤＡＴＡ ＩＮの遅延量を２種類準備して
おき、そのいずれかの遅延回路の出力をメモリに書き込
んだのちに、ＤＡＴＡ ００丁として読み出すといった
内容の制御を行なう。このタイムチャートにおいて、第
３図との対応はＷＳＹＮＣが端子１、ＷＣＬＫが端子２
、ＤＡＴＡ ＩＮが端子９、ＲＳＹＮＣが端子４．ＲＣ
ＬＫが端子５、ＤＡＴＡ ＯＵＴが端子１０となる。熱
論、同様の回路により第４図のＤＡＴＡ ＯＵＴを入力
とし、 ＤＡＴＡ ＩＮを出力とする逆変換も可能であ
る。
第５図は、フレームアライナ機能の他の例のタイムチャ
ートであル、 、：コテＤＡＴＡ ＩＮ、 ｗＣＬＫ。
ートであル、 、：コテＤＡＴＡ ＩＮ、 ｗＣＬＫ。
ＶＳＹＮＣは第４図と同じである。一方、ＲＣＬＫは１
ｉｌｃＬＫと同じ周波数で位相の異なるクロック、ＲＳ
ＹＮＣはＶＳＹＮＣと同じ波形で位相の異なる同期信号
である。ｗＣＬＫ トｌｌ５ＹＮｃ ニ同期したＤＡＴ
Ａ ＩＮは、 ＲＣＬＫとＲＳＹＮＣに同期したＤＡＴ
Ａ ００丁に８ビット単位で変換される。 ｖｓＹＮｃ
とＲＳＹＮＣの位相関係に応じて。
ｉｌｃＬＫと同じ周波数で位相の異なるクロック、ＲＳ
ＹＮＣはＶＳＹＮＣと同じ波形で位相の異なる同期信号
である。ｗＣＬＫ トｌｌ５ＹＮｃ ニ同期したＤＡＴ
Ａ ＩＮは、 ＲＣＬＫとＲＳＹＮＣに同期したＤＡＴ
Ａ ００丁に８ビット単位で変換される。 ｖｓＹＮｃ
とＲＳＹＮＣの位相関係に応じて。
ＤＡＴＡ ＩＮの遅延量を選択したのちにメモリに書き
込む点と、ＤＡＴＡ ＯＵＴを入力とし、ＤＡＴＡ Ｉ
Ｎを出力とするような逆変換が同様の回路で実現できる
という点は、第４図の場合と同じである。
込む点と、ＤＡＴＡ ＯＵＴを入力とし、ＤＡＴＡ Ｉ
Ｎを出力とするような逆変換が同様の回路で実現できる
という点は、第４図の場合と同じである。
なお、第４図と第５図において、入力データＤＡＴＡ
ＩＮは、書き込みクロックｖＣＬにの立ち下りでメモリ
に書き込まれ、読み出しクロックＲＣＬＫの立ち上りで
メモリから読み出される。また同期信号ＶＳＹＮＣおよ
びＲＳＹＮＣはそれぞれＷＣＬＫとＲＣＬＫの立ち下り
で認識されるものとしている。
ＩＮは、書き込みクロックｖＣＬにの立ち下りでメモリ
に書き込まれ、読み出しクロックＲＣＬＫの立ち上りで
メモリから読み出される。また同期信号ＶＳＹＮＣおよ
びＲＳＹＮＣはそれぞれＷＣＬＫとＲＣＬＫの立ち下り
で認識されるものとしている。
第４図および第５図のタイムチャートを実現するための
ハードウェアは、汎用ディジタルＩＣで構成すると大規
模になるので、最近はＬＳＩ化されたものが商用に供さ
れることが多い、なお、第４図および第５図は、データ
を８ビット単位に変換しているが、変換する単位ビット
数が増大すれば、メモリと遅延回路の規模が大きくなる
ことは言うまでもない。
ハードウェアは、汎用ディジタルＩＣで構成すると大規
模になるので、最近はＬＳＩ化されたものが商用に供さ
れることが多い、なお、第４図および第５図は、データ
を８ビット単位に変換しているが、変換する単位ビット
数が増大すれば、メモリと遅延回路の規模が大きくなる
ことは言うまでもない。
（発明が解決しようとする問題点）
しかしながら上記従来の技術によると、メモリと遅延回
路の規模を増大させる場合あるいはカウンタのビット数
を増大させる場合に、ＬＳＩ化された回路の内部にこれ
らの機能が入っていることが多いため、簡単に手を加え
ることができない。
路の規模を増大させる場合あるいはカウンタのビット数
を増大させる場合に、ＬＳＩ化された回路の内部にこれ
らの機能が入っていることが多いため、簡単に手を加え
ることができない。
結局、あらためて、汎用ディジタルＩＣで回路を構成す
ることになり、せっか＜ＬＳＩ化された回路を利用する
ことができなくなるという欠点を有する。
ることになり、せっか＜ＬＳＩ化された回路を利用する
ことができなくなるという欠点を有する。
この発明は、上記の欠点を除去し、すでに汎用のフレー
ムアライナ用として開発済のＬＳＩを複数個用いて、簡
単な外付は回路の追加のみでメモリに書き込むビット数
の拡張をはかることの可能な回路構成に関するものであ
る。
ムアライナ用として開発済のＬＳＩを複数個用いて、簡
単な外付は回路の追加のみでメモリに書き込むビット数
の拡張をはかることの可能な回路構成に関するものであ
る。
（問題点を解決するための手段）
上記目的を達成するための本発明の特徴は、入力データ
を所定ビット数を単位としてビットの順序をかえずにメ
モリを介して速度変換して出力データを提供するフレー
ムアライナにおいて、複数個のＮビット（Ｎは正整数）
のフレームアライナと、入力データを書込みクロックに
よって順次シフトする手段と、出力データを多重化する
回路とを有し、入力データをＡ個（Ａは前記フレームア
ライナの個数）おきにへ等分し百本来のデータのｌ／Ａ
のビットレートのクロックで各フレームアライナに書込
み、これらを出力データの１／Ａのビットレートのクロ
ックで読出し、読出されたデータをＡ多重して出力する
フレームアライナにある。
を所定ビット数を単位としてビットの順序をかえずにメ
モリを介して速度変換して出力データを提供するフレー
ムアライナにおいて、複数個のＮビット（Ｎは正整数）
のフレームアライナと、入力データを書込みクロックに
よって順次シフトする手段と、出力データを多重化する
回路とを有し、入力データをＡ個（Ａは前記フレームア
ライナの個数）おきにへ等分し百本来のデータのｌ／Ａ
のビットレートのクロックで各フレームアライナに書込
み、これらを出力データの１／Ａのビットレートのクロ
ックで読出し、読出されたデータをＡ多重して出力する
フレームアライナにある。
（作用）
入力データはＡ個おきにへ等分して本来のデータの１／
Ａのビットレートのクロックで各フレームアライナに書
込まれ、これらは出力データの１／Ａのビットレートの
クロックで読出された後Ａ多重されて出力される。従っ
て、ビット数の少ないフレームアライナを複数個用いて
、ビット数の多いフレームアライナを構成することが出
来る。
Ａのビットレートのクロックで各フレームアライナに書
込まれ、これらは出力データの１／Ａのビットレートの
クロックで読出された後Ａ多重されて出力される。従っ
て、ビット数の少ないフレームアライナを複数個用いて
、ビット数の多いフレームアライナを構成することが出
来る。
（実施例）
第１図は、本発明の実施例を示す回路図で、１４は書き
込み側タイミング発生回路、１５はフレームアライナに
印加する書き込み同期信号、１６はフレームアライナに
印加する書き込みクロック、１７は第３図会体を１つの
ブロックで表現したフレームアライナ、１８はフレーム
アライナ１７のデータ入力端子で第１図の９に相当、１
９はフレームアライナ１７の書き込み同期信号入力端子
で第３図の１に相当、２０はフレームアライナ１７の書
き込みクロック入力端子で第３図の２に相当、２１はＤ
フリップフロップ、２２は入力データＤＡＴＡ ＩＮを
Ｄフリップフロップ２１でＶＣＬＫの１ビット分遅延さ
せたデータ、２３は１７と同一のフレームアライナ、２
４はフレームアライナ２３のデータ入力端子で第３図の
９に相当、２５はフレームアライナ２３の書き込み同期
信号入力端子で第３図の１に相当、２６はフレームアラ
イナ２３の書き込みクロック入力端子で第３図の２に相
当、２７は読み出し側タイミング発生回路、２８はフレ
ームアライナに印加する読み出し同期信号、２９はフレ
ームアライナに印加する読み出しクロック、３０はフレ
ームアライナ１７の読み出し同期信号入力端子で第３図
の４に相当、３１はフレームアライナ１７の読み出しク
ロック入力端子で第３図の５に相当、３２はフレームア
ライナ２３の読み出し同期信号入力端子で第３図の４に
相当、３３はフレームアライナ２３の読み出しクロック
入力端子で第３図の５に相当、３４はフレームアライナ
１７のデータ出力端子で第３図の１０に相当、３５はフ
レームアライナ１のデータ出力、３６はフレームアライ
ナ２３のデータ出力端子で第３図の１０に相当、３７は
フレームアライナ２３のデータ出力、３８は多重回路、
３９は多重回路３８に印加される多重制御信号である。
込み側タイミング発生回路、１５はフレームアライナに
印加する書き込み同期信号、１６はフレームアライナに
印加する書き込みクロック、１７は第３図会体を１つの
ブロックで表現したフレームアライナ、１８はフレーム
アライナ１７のデータ入力端子で第１図の９に相当、１
９はフレームアライナ１７の書き込み同期信号入力端子
で第３図の１に相当、２０はフレームアライナ１７の書
き込みクロック入力端子で第３図の２に相当、２１はＤ
フリップフロップ、２２は入力データＤＡＴＡ ＩＮを
Ｄフリップフロップ２１でＶＣＬＫの１ビット分遅延さ
せたデータ、２３は１７と同一のフレームアライナ、２
４はフレームアライナ２３のデータ入力端子で第３図の
９に相当、２５はフレームアライナ２３の書き込み同期
信号入力端子で第３図の１に相当、２６はフレームアラ
イナ２３の書き込みクロック入力端子で第３図の２に相
当、２７は読み出し側タイミング発生回路、２８はフレ
ームアライナに印加する読み出し同期信号、２９はフレ
ームアライナに印加する読み出しクロック、３０はフレ
ームアライナ１７の読み出し同期信号入力端子で第３図
の４に相当、３１はフレームアライナ１７の読み出しク
ロック入力端子で第３図の５に相当、３２はフレームア
ライナ２３の読み出し同期信号入力端子で第３図の４に
相当、３３はフレームアライナ２３の読み出しクロック
入力端子で第３図の５に相当、３４はフレームアライナ
１７のデータ出力端子で第３図の１０に相当、３５はフ
レームアライナ１のデータ出力、３６はフレームアライ
ナ２３のデータ出力端子で第３図の１０に相当、３７は
フレームアライナ２３のデータ出力、３８は多重回路、
３９は多重回路３８に印加される多重制御信号である。
第２ｖ４は第１図の回路の動作を示すタイムチャートで
ある０本タイムチャートは第５図のタイムチャートにお
いて、 ＤＡＴＡ ＩＮを８ビット単位でフレームアラ
イナのメモリに書き込み・読み出ししていたのに対し、
１６ビツト単位で書き込み・読み出しを行なうものであ
る。 ＤＡＴＡ ＩＮはクロックＶＣＬＫに同期し、１
６ビツトを識別するための同期信号ＶＳＹＮＣとクロッ
クｌ／ＣＬＫは書き込み側タイミング発生回路１４に印
加される。タイミング発生回路１４からは、フレームア
ライナに印加される書き込み同期信号１５と書き込みク
ロック１６が出力される。書き込みクロック１６はＩＩ
ＩＣＬＫの２倍の周期を有する。フレームアライナ１７
のデータ入力端子１８には入力データＤＡＴＡ ＩＮが
、書き込み同期信号入力端子１９には同期信号１５が、
書き込みクロック入力端子２０にはクロック１６が接続
される。また、入力データＤＡＴＡ ＩＮはＤフリップ
フロップ２１のＤ入力に接続され、クロックＷＣＬＫに
て１ビツトシフトされ、ＤフリップフロップのＱ出力に
は、データ２２が表われる。データ２２はフレームアラ
イナ２３のデータ入力端子２４に接続される。また、フ
レームアライナ２３の書き込み同期信号入力端子２５に
は同期信号１５が、書き込みクロック入力端子２６には
書き込みクロック１６が印加される。第２図のタイムチ
ャートにおいて、同期信号１５、クロック１６とＤＡＴ
Ａ ＩＮおよびデータ２１どの位相関係かられかるよう
に、フレームアライナ１７の中のメモリにはＤＡＴＡ
ＩＮのうちの偶数番目ビットが書込まれ、フレームアラ
イナ２３の中のメモリにはＤＡＴＡ ＩＮの奇数番目ビ
ットが書き込まれる。
ある０本タイムチャートは第５図のタイムチャートにお
いて、 ＤＡＴＡ ＩＮを８ビット単位でフレームアラ
イナのメモリに書き込み・読み出ししていたのに対し、
１６ビツト単位で書き込み・読み出しを行なうものであ
る。 ＤＡＴＡ ＩＮはクロックＶＣＬＫに同期し、１
６ビツトを識別するための同期信号ＶＳＹＮＣとクロッ
クｌ／ＣＬＫは書き込み側タイミング発生回路１４に印
加される。タイミング発生回路１４からは、フレームア
ライナに印加される書き込み同期信号１５と書き込みク
ロック１６が出力される。書き込みクロック１６はＩＩ
ＩＣＬＫの２倍の周期を有する。フレームアライナ１７
のデータ入力端子１８には入力データＤＡＴＡ ＩＮが
、書き込み同期信号入力端子１９には同期信号１５が、
書き込みクロック入力端子２０にはクロック１６が接続
される。また、入力データＤＡＴＡ ＩＮはＤフリップ
フロップ２１のＤ入力に接続され、クロックＷＣＬＫに
て１ビツトシフトされ、ＤフリップフロップのＱ出力に
は、データ２２が表われる。データ２２はフレームアラ
イナ２３のデータ入力端子２４に接続される。また、フ
レームアライナ２３の書き込み同期信号入力端子２５に
は同期信号１５が、書き込みクロック入力端子２６には
書き込みクロック１６が印加される。第２図のタイムチ
ャートにおいて、同期信号１５、クロック１６とＤＡＴ
Ａ ＩＮおよびデータ２１どの位相関係かられかるよう
に、フレームアライナ１７の中のメモリにはＤＡＴＡ
ＩＮのうちの偶数番目ビットが書込まれ、フレームアラ
イナ２３の中のメモリにはＤＡＴＡ ＩＮの奇数番目ビ
ットが書き込まれる。
これらのビットの読み出しは次のように行なわれる。読
み出し側タイミング発生回路２７には、読み出すべき１
６ビツトのデータに同期したクロツクＲＣＬＫと１６ビ
ツト識別用同期信号Ｒ３ＹＮＣが印加され、読み出し同
期信号２８と読み出しクロック２９を発生する。クロッ
ク２９はＲＣＬＫの２倍の周期を有する。
み出し側タイミング発生回路２７には、読み出すべき１
６ビツトのデータに同期したクロツクＲＣＬＫと１６ビ
ツト識別用同期信号Ｒ３ＹＮＣが印加され、読み出し同
期信号２８と読み出しクロック２９を発生する。クロッ
ク２９はＲＣＬＫの２倍の周期を有する。
これらの信号はフレームアライナ１７の読み出し同期信
号入力端子３０、読み出しクロック入力端子３１および
フレームアライナ２３の読み出し同期信号入力端子３２
、読み出しクロック入力端子３３に接続される。これら
の信号によってフレームアライナ１７のデータ出力端子
３４からはデータ３５が、またフレームアライナ２３の
データ出力端子３６からはデータ３７が出力される。デ
ータ３５はＤＡＴＡ ＩＮのうちの偶数番目ビット、デ
ータ３７は奇数番目ビットである。データ３５とデータ
３７は多重回路３８に入力されて、タイミング発生回路
２７から発生する多重制御信号３９にて多重されてＤＡ
ＴＡ ＯＵＴとなる。多重回路３８は、制御信号３９が
“Ｌ”レベルのとき、入力３５を出力し、制御信号３９
が“Ｈ”レベルのとき、入力３７を出力するものである
。
号入力端子３０、読み出しクロック入力端子３１および
フレームアライナ２３の読み出し同期信号入力端子３２
、読み出しクロック入力端子３３に接続される。これら
の信号によってフレームアライナ１７のデータ出力端子
３４からはデータ３５が、またフレームアライナ２３の
データ出力端子３６からはデータ３７が出力される。デ
ータ３５はＤＡＴＡ ＩＮのうちの偶数番目ビット、デ
ータ３７は奇数番目ビットである。データ３５とデータ
３７は多重回路３８に入力されて、タイミング発生回路
２７から発生する多重制御信号３９にて多重されてＤＡ
ＴＡ ＯＵＴとなる。多重回路３８は、制御信号３９が
“Ｌ”レベルのとき、入力３５を出力し、制御信号３９
が“Ｈ”レベルのとき、入力３７を出力するものである
。
第１図と第２図は、書き込むべきデータが各フレームア
ライナ内のメモリ容量の２倍の場合を示したが、Ｎ倍の
場合はフレームアライナの数をＮ個とし、入力データを
シフトするＤフリッププロップをＮ個（Ｎビットのシフ
トレジスタ）とし、各Ｄフリップフロップの出力を順次
フレームアライナに入力し、出力データの多重回路をＮ
→１多重回路とすればよＣ１゜ただしＮは２ｋ（ｋは正
の整数）とする。出力データ多重回路は、上記説明では
セレクタ形式としたが、これをパラレル・イン・シリア
ル・アウトのシフトレジスタ形式とすることも可能で、
その場合は多重回路に与えるタイミングはＲＣＬＫとパ
ラレル・データ・ロード信号となる。
ライナ内のメモリ容量の２倍の場合を示したが、Ｎ倍の
場合はフレームアライナの数をＮ個とし、入力データを
シフトするＤフリッププロップをＮ個（Ｎビットのシフ
トレジスタ）とし、各Ｄフリップフロップの出力を順次
フレームアライナに入力し、出力データの多重回路をＮ
→１多重回路とすればよＣ１゜ただしＮは２ｋ（ｋは正
の整数）とする。出力データ多重回路は、上記説明では
セレクタ形式としたが、これをパラレル・イン・シリア
ル・アウトのシフトレジスタ形式とすることも可能で、
その場合は多重回路に与えるタイミングはＲＣＬＫとパ
ラレル・データ・ロード信号となる。
また、上記説明は第５図のタイムチャートに対応するも
のであったが、第４図のタイムチャートに対応する場合
もブロック図は第１図と同じである。
のであったが、第４図のタイムチャートに対応する場合
もブロック図は第１図と同じである。
（発明の効果）
以上の説明のように１本発明によれば既存のフレームア
ライナを１つのブロックに見立てて、簡単な周辺回路の
追加により、フレームアライナで扱うデータのビット数
の拡張が可能になる。最近。
ライナを１つのブロックに見立てて、簡単な周辺回路の
追加により、フレームアライナで扱うデータのビット数
の拡張が可能になる。最近。
フレームアライナの機能を１つのＬＳＩにまとめたもの
がふえてきているが１本発明はこうしたＬＳＩを用いて
、ビット数の多いデータを扱う場合に有効となる。
がふえてきているが１本発明はこうしたＬＳＩを用いて
、ビット数の多いデータを扱う場合に有効となる。
第１図は本発明によるフレームアライナのブロック図、
第２図はその動作タイムチャート、第３図は従来のフレ
ームアライナのブロック図、第４図と第５図はその動作
タイムチャートである。 １は書き込み同期信号入力端子、２は書き込みクロック
入力端子、３は書き込み側カウンタ、４は読み出し同期
信号入力端子、５は読み出しクロック入力端子、６は読
み出し側カウンタ、７は位相比較回路、８はフレームア
ライナ、９はデータ入力端子、１０はデータ出力端子、
１１はメモリ、１２はデータ遅延回路、１３はセレクタ
、１４は書き込み側タイミング発生回路、１５はフレー
ムアライナに印加する書き込み同期信号、１６はフレー
ムアライナに印加する書き込みクロック、１７は第３図
会体を１つのブロックで表現したフレームアライナ。 １８はフレームアライナ１７のデータ入力端子、１９は
フレームアライナ１７の書き込み同期信号入力端子。 ２０はフレームアライナ１７の書き込みクロック入力端
子、２１はＤフリップフロップ、２２は入力データＤＡ
ＴＡ ＩＮをＤ７リツプフロツプ２１テＶＣＬＫ（７）
１ビット分遅延させたデータ、２３はフレームアライ
ナ、２４はフレームアライナ２３のデータ入力端子、２
５はフレームアライナ２３の書き込み同期信号入力端子
。 ２６はフレームアライナ２３の書き込みクロック入力端
子、２７は読み出し側タイミング発生回路、２８はフレ
ームアライナに印加する読み出し同期信号、２９はフレ
ームアライナに印加する読み出しクロック、３０はフレ
ームアライナ１７の読み出し同期信号入力端子、３１は
フレームアライナ１７の読み出しクロック入力端子、３
２はフレームアライナ２３の読み出し同期信号入力端子
、３３はフレームアライナ２３の読み出しクロック入力
端子、３４はフレームアライナ１７のデータ出力端子、
３５はフレームアライナ１のデータ出力、３６はフレー
ムアライナ２３のデータ出力端子、３７はフレームアラ
イナ２３のデータ出力、３８は多重回路、３９は多重回
路３８に印加される多重制御信号である。
第２図はその動作タイムチャート、第３図は従来のフレ
ームアライナのブロック図、第４図と第５図はその動作
タイムチャートである。 １は書き込み同期信号入力端子、２は書き込みクロック
入力端子、３は書き込み側カウンタ、４は読み出し同期
信号入力端子、５は読み出しクロック入力端子、６は読
み出し側カウンタ、７は位相比較回路、８はフレームア
ライナ、９はデータ入力端子、１０はデータ出力端子、
１１はメモリ、１２はデータ遅延回路、１３はセレクタ
、１４は書き込み側タイミング発生回路、１５はフレー
ムアライナに印加する書き込み同期信号、１６はフレー
ムアライナに印加する書き込みクロック、１７は第３図
会体を１つのブロックで表現したフレームアライナ。 １８はフレームアライナ１７のデータ入力端子、１９は
フレームアライナ１７の書き込み同期信号入力端子。 ２０はフレームアライナ１７の書き込みクロック入力端
子、２１はＤフリップフロップ、２２は入力データＤＡ
ＴＡ ＩＮをＤ７リツプフロツプ２１テＶＣＬＫ（７）
１ビット分遅延させたデータ、２３はフレームアライ
ナ、２４はフレームアライナ２３のデータ入力端子、２
５はフレームアライナ２３の書き込み同期信号入力端子
。 ２６はフレームアライナ２３の書き込みクロック入力端
子、２７は読み出し側タイミング発生回路、２８はフレ
ームアライナに印加する読み出し同期信号、２９はフレ
ームアライナに印加する読み出しクロック、３０はフレ
ームアライナ１７の読み出し同期信号入力端子、３１は
フレームアライナ１７の読み出しクロック入力端子、３
２はフレームアライナ２３の読み出し同期信号入力端子
、３３はフレームアライナ２３の読み出しクロック入力
端子、３４はフレームアライナ１７のデータ出力端子、
３５はフレームアライナ１のデータ出力、３６はフレー
ムアライナ２３のデータ出力端子、３７はフレームアラ
イナ２３のデータ出力、３８は多重回路、３９は多重回
路３８に印加される多重制御信号である。
Claims (1)
- 入力データを所定ビット数を単位としてビットの順序を
かえずにメモリを介して速度変換して出力データを提供
するフレームアライナにおいて、複数個のＮビット（Ｎ
は正整数）のフレームアライナと、入力データを書込み
クロックによって順次シフトする手段と、出力データを
多重化する回路とを有し、入力データをＡ個（Ａは前記
フレームアライナの個数）おきにＡ等分して本来のデー
タの１／Ａのビットレートのクロックで各フレームアラ
イナに書込み、これらを出力データの１／Ａのビットレ
ートのクロックで読出し、読出されたデータをＡ多重し
て出力することを特徴とするフレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063416A JPH0626328B2 (ja) | 1985-03-29 | 1985-03-29 | フレ−ムアライナ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063416A JPH0626328B2 (ja) | 1985-03-29 | 1985-03-29 | フレ−ムアライナ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224528A true JPS61224528A (ja) | 1986-10-06 |
| JPH0626328B2 JPH0626328B2 (ja) | 1994-04-06 |
Family
ID=13228661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063416A Expired - Lifetime JPH0626328B2 (ja) | 1985-03-29 | 1985-03-29 | フレ−ムアライナ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626328B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508811A2 (en) * | 1991-04-11 | 1992-10-14 | Nec Corporation | Double buffer type elastic store comprising a pair of data memory blocks |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773546A (en) * | 1980-10-24 | 1982-05-08 | Fujitsu Ltd | Fixed delay insertion and removal memory circuit |
-
1985
- 1985-03-29 JP JP60063416A patent/JPH0626328B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773546A (en) * | 1980-10-24 | 1982-05-08 | Fujitsu Ltd | Fixed delay insertion and removal memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508811A2 (en) * | 1991-04-11 | 1992-10-14 | Nec Corporation | Double buffer type elastic store comprising a pair of data memory blocks |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626328B2 (ja) | 1994-04-06 |
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