JP2001168853A

JP2001168853A - 調歩同期式シリアルデータ転送装置のデータ受信回路

Info

Publication number: JP2001168853A
Application number: JP35444399A
Authority: JP
Inventors: Katsuya Fujimura; 克也藤村; Mutsumi Fujiwara; 睦藤原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-12-14
Filing date: 1999-12-14
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】データ転送速度が大きく変化した場合でも、
データの取りこぼしをなくすことができ、しかも消費電
力を少なくする。【解決手段】一連のシリアルデータの先頭に位置する
特定キャラクタのスタートビットのビット幅のみを受信
クロックを用いて測定することにより、一連のシリアル
データのデータ転送速度を自動的に認識し、認識したデ
ータ転送速度に対応した分周値で受信クロックを分周し
てボーレートクロックを生成し、ボーレートクロックの
所定個数毎に１回サンプルクロックを発生するＡＴコマ
ンド／スタートビット幅検出・サンプルクロック生成部
１を備え、サンプルクロックで一連のシリアルデータを
サンプリングするようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、調歩同期式シリア
ルデータ転送装置のデータ受信回路に関するものであ
る。

【０００２】

【従来の技術】図８に従来の調歩同期式シリアルデータ
転送装置のシリアルデータ受信回路のブロック図を示
す。この調歩同期式シリアルデータ転送装置のデータ受
信回路は、図８に示すように、分周回路１０１と、分周
値設定レジスタ１０２と、ビット幅検出部１０３と、デ
ータ転送速度設定部１０４と、ビット幅比較部１０５
と、サンプルクロック位置調整部１０６と、ビット格納
部１０７とで構成されている。

【０００３】分周回路１０１は、分周値設定レジスタ１
０２に予め設定された分周値（分周比）で受信クロック
を分周してボーレートクロックを生成する機能を有す
る。

【０００４】ビット幅検出部１０３は、シリアルデータ
入力において、例えば“０”値を有する１ビットの期間
の中に受信クロックが何個入るかを計数することによっ
てシリアルデータのビット幅を検出する機能を有する。

【０００５】データ転送速度設定部１０４は、シリアル
データが所定の転送速度で伝送されるときに、シリアル
データの１ビットの期間の中に入る受信クロックの個数
をデータとして格納する機能を有する。

【０００６】ビット幅比較部１０５は、ビット幅検出部
１０３により検出したシリアルデータのビット幅と、所
定の転送速度で伝送されるシリアルデータのビット幅と
を比較する機能を有する。具体的には、ビット幅検出部
１０３によって計数された受信クロックの個数とデータ
転送速度設定部１０４に格納されている数値とを比較す
ることになる。

【０００７】サンプルクロック位置調整部１０６は、分
周回路１０１から出力されるボーレートクロックの何発
目をサンプルクロックとするかを、ビット幅比較部１０
５の、比較結果に応じて決める、つまり、ビット幅を比
較した結果にもとづいてサンプリングするタイミングの
補正をかける機能を有する。

【０００８】ビット格納部１０７は、サンプルクロック
位置調整部１０６から出力されるサンプルクロックに応
答して、ビット幅検出部１０３を通して得られるシリア
ルデータを各ビット毎に格納する機能を有する。

【０００９】上記した従来の調歩同期式シリアルデータ
転送装置のデータ受信回路では、ビット幅検出部１０３
において、受信クロックを基に常にシリアルデータのビ
ット幅を測定し、測定したビット幅とビット幅比較部１
０５で予め設定されているビット幅との比較を行ってい
た。

【００１０】この場合、測定したシリアルデータのビッ
ト幅がデータ転送速度設定部１０４に設定されている値
より小さければ、実際に受信しているシリアルデータの
データ転送速度が予め設定されているデータ転送速度よ
り速いので、サンプルクロック位置調整部１０６にて、
１ビットのデータをサンプリングするタイミングがずれ
ないように補正して早くする。つまり、より早いタイミ
ングのボーレートクロックをサンプルクロックとする。

【００１１】また、測定したビット幅がデータ転送速度
設定部１０４に設定されている値より大きければ、実際
に受信しているデータ転送速度が予め設定されているデ
ータ転送速度より遅いので、サンプルクロック位置調整
部１０６にて、１ビットのデータをサンプリングするタ
イミングがずれないように補正して遅くする。つまり、
より遅いタイミングのボーレートクロックをサンプルク
ロックとする。

【００１２】結局、シリアルデータの各キャラクタを受
信する際に、スタートビット（値“０”を有する）のビ
ット幅、およびデータビットにおける“０”のビット幅
を受信クロックで常時測定し、実際に１ビット分のデー
タを格納するサンプルクロックがずれないように、サン
プリングするタイミングを調整していた。つまり、予め
設定されているデータ転送速度、データビット長に従っ
て、１ビット分のデータに対し受信クロックが何発入る
かを想定し、実際に１ビット分カウントされた値と比較
してボーレートクロックの何発目をサンプルクロックと
するかを調整していた。

【００１３】

【発明が解決しようとする課題】しかし、上記従来の調
歩同期式シリアルデータ転送装置のデータ受信回路で
は、データ伝送中にデータ転送速度が変化しても、分周
回路１０１の分周値は最初に設定したまま変更せず、つ
まりボーレートクロック自体はデータ転送速度の変化に
対応して変更することはしないで、ボーレートクロック
の何発目をサンプルクロックとするかを調整することに
よってデータ転送速度の変化に対応していた。

【００１４】そのため、データ転送速度が大きく異なっ
た場合には、サンプルクロックとして選択するボーレー
トクロックの位置の調整では対応しきれず、データを取
りこぼしたり、あるいは同じビットを２回サンプルし、
確実にデータをサンプルできないという問題があった。

【００１５】さらに、常時受信データのビット幅を１ビ
ットごとに常に最大周波数の受信クロックで測定するた
め、消費電力が多いという問題もあった。

【００１６】したがって、本発明の目的は、データ転送
速度が大きく変化した場合でも、確実にデータを受信す
ることができる調歩同期式シリアルデータ転送装置のデ
ータ受信回路を提供することである。

【００１７】また、本発明の他の目的は、消費電力を少
なくできる調歩同期式シリアルデータ転送装置のデータ
受信回路を提供することである。

【００１８】

【課題を解決するための手段】本発明の調歩同期式シリ
アルデータ転送装置のデータ受信回路は、シリアルデー
タの最初の特定キャラクタを受信する際に、特定キャラ
クタのスタートビット幅のみ、あるいはスタートビット
（値“０”）およびそれに続く値“０”のデータビット
の幅を受信クロックで測定し、前記シリアルデータのデ
ータ転送速度を自動的に認識した後は、受信クロックを
分周してボーレートクロックを生成する際の受信クロッ
クの分周値を自動で調整する機構を持つことを特徴とす
る。

【００１９】また、シリアルデータの最初の特定キャラ
クタからデータキャラクタのビット構成を認識し、受信
するデータキャラクタの構成を変更する機構を持つこと
を特徴とする。

【００２０】上記構成により、受信クロックで常にビッ
ト幅を測定する必要がなくなり、またデータ転送速度に
対応したボーレートクロックを生成することができる。
その結果、データ転送速度が大きく変化した場合でも、
データを確実に受信することができるとともに、消費電
力を少なくすることができる。また、転送プロトコルの
異なるシリアルデータを自動的に適切な状態で受信する
ことができる。

【００２１】以下、請求項毎に説明する。

【００２２】請求項１記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、少なくともスタートビッ
ト、データビットおよびストップビットで構成される複
数個のキャラクタからなる一連のシリアルデータを受信
する調歩同期式シリアルデータ転送装置のデータ受信回
路であって、一連のシリアルデータの先頭に位置する特
定キャラクタのスタートビットのビット幅のみを受信ク
ロックを用いて測定することにより、一連のシリアルデ
ータのデータ転送速度を自動的に認識する転送速度認識
手段と、この転送速度認識手段により認識したデータ転
送速度に対応した分周値で受信クロックを分周し受信ク
ロックの分周パルスをボーレートクロックとして出力す
る分周手段と、ボーレートクロックのｐ個（ｐは正整
数）毎に１個サンプルクロックを発生するサンプルクロ
ック生成手段を備え、サンプルクロックで一連のシリア
ルデータをサンプリングするようにしたことを特徴とす
る。

【００２３】この構成によれば、シリアルデータの最初
の特定キャラクタを受信する際に、特定キャラクタのス
タートビット幅を受信クロックで測定し、シリアルデー
タのデータ転送速度を自動的に認識した後は、受信クロ
ックを分周してボーレートクロックを生成する際の受信
クロックの分周値を自動で調整するので、受信クロック
の最大周波数のボーレートクロックで常にビット幅を測
定する必要がなくなり、データ転送速度に対応したボー
レートクロックを生成することができる。その結果、デ
ータ転送速度が大きく変化した場合でも、シリアルデー
タを確実に受信することができる。また、受信クロック
で常にビット幅を測定する必要がなく、消費電力を少な
くできる。

【００２４】請求項２記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、少なくともスタートビッ
ト、データビットおよびストップビットで構成される複
数個のキャラクタを一連のシリアルデータとして受信す
る調歩同期式シリアルデータ転送装置のデータ受信回路
であって、一連のシリアルデータの先頭に位置する特定
キャラクタを構成する複数のデータビットにおいて値が
最初にスタートビット（“０”の値を有する）と異なる
値（例えば“１”）になるビット位置情報を格納するレ
ジスタと、特定キャラクタのスタートビットとこのスタ
ートビットと連続しかつ同じ値（“０”）をもったビッ
トの合計のビット幅のみを受信クロックを用いて測定す
ることにより、一連のシリアルデータのデータ転送速度
を自動的に認識する転送速度認識手段と、この転送速度
認識手段により認識したデータ転送速度に対応した分周
値で受信クロックを分周し受信クロックの分周パルスを
ボーレートクロックとして出力する分周手段と、ボーレ
ートクロックのｐ個（ｐは正整数）毎に１個サンプルク
ロックを発生するサンプルクロック生成手段とを備え、
サンプルクロックで一連のシリアルデータをサンプリン
グするようにしたことを特徴とする。

【００２５】この構成によれば、シリアルデータの最初
の特定キャラクタを受信する際に、特定キャラクタのス
タートビットとこのスタートビットと連続しかつ同じ値
（“０”）をもったビットの合計のビット幅のみを受信
クロックで測定し、シリアルデータのデータ転送速度を
自動的に認識した後は、受信クロックを分周してボーレ
ートクロックを生成する際の受信クロックの分周値を自
動で調整するので、受信クロックの最大周波数のボーレ
ートクロックで常にビット幅を測定する必要がなくな
り、データ転送速度に対応したボーレートクロックを生
成することができる。その結果、データ転送速度が大き
く変化した場合でも、シリアルデータを確実に受信する
ことができる。

【００２６】また、受信クロックで常にビット幅を測定
する必要がなく、消費電力を少なくできる。しかも、値
が最初にスタートビットと異なる値（“１”）になるビ
ット位置情報を格納するレジスタを設けているので、こ
のレジスタに位置情報を予め設定しておくことにより、
ＡＴコマンド以外の任意のデータビット構成を有する特
定キャラクタであっても、シリアルデータのデータ転送
速度を認識することが可能となる。

【００２７】請求項３記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、請求項１または２記載の
調歩同期式シリアルデータ転送装置のデータ受信回路に
おいて、受信したデータがあらかじめ設定された複数個
の特定キャラクタのいずれかに対応する値かどうかを判
定することにより特定キャラクタを認識する判定手段
と、判定手段によって認識されたｍ個（ｍは２以上の整
数）の特定キャラクタを格納するｍ個のキャラクタ値レ
ジスタと、ｍ個のキャラクタ値レジスタに格納されたｍ
個の特定キャラクタの最終ビットの値をそれぞれ格納す
るｍビットの最終ビット値レジスタと、受信したデータ
のキャラクタ構成を設定するコントロールレジスタと、
ｍビットの最終ビット値レジスタに格納された値から複
数のキャラクタ構成のいずれかを選択し、選択したキャ
ラクタ構成に対応してコントロールレジスタに設定する
値を自動的に変更するコントロールレジスタ値選択手段
と、コントロールレジスタに格納された値に基づき、ｍ
個の特定キャラクタの組み合わせに対応したキャラクタ
構成に従って受信したデータを補正する補正手段とをさ
らに備えている。

【００２８】この構成によれば、シリアルデータの最初
の特定キャラクタからデータキャラクタのビット構成を
認識し、受信したデータのキャラクタ構成を検知し、検
知したキャラクタ構成に従って受信したデータを補正す
るので、転送プロトコルの異なるシリアルデータを自動
的に適切な状態で受信することができる。

【００２９】請求項４記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、請求項１または２記載の
調歩同期式シリアルデータ転送装置のデータ受信回路に
おいて、分周手段は、受信クロックの分周値が、認識し
たデータ転送速度に対応した値１／ｎ（ｎは整数）に設
定されることによって、ボーレートクロックを一連のシ
リアルデータの１ビットにｐ個（ｐは正整数）の割合に
より近い個数だけ発生するようにしている。例えば、シ
リアルデータの１ビットについて、ボーレートクロック
は１６回発生し、シリアルデータの各ビットの略中央位
置に対応する８回目のボーレートクロックのタイミング
でサンプルクロックが発生する。

【００３０】この構成によれば、請求項１または２の調
歩同期式シリアルデータ転送装置のデータ受信回路と同
様の作用を有する。

【００３１】請求項５記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、請求項４記載の調歩同期
式シリアルデータ転送装置のデータ受信回路において、
分周手段は、シリアルデータの１ビット期間に入る分周
パルスの個数ｑがｐ個以上となるように分周値が設定さ
れている。そして、分周手段による分周パルスの通過・
遮断を切り替えるクロックゲート手段と、シリアルデー
タの１ビット期間に入るｑ個の分周パルスのうち、ｐ個
を超える分周パルスを遮断することによりｑ個の分周パ
ルスのうちｐ個の分周パルスをクロックゲート手段から
ボーレートクロックとして出力させるクロック抑制手段
とをさらに備えている。

【００３２】この構成によれば、ｑ個の分周パルスのう
ち、ｐ個を超える分周パルスを抑制、つまりマスクする
ので、シリアルデータの転送速度が変化しても、シリア
ルデータのビット幅内に発生するボーレートクロックの
個数を常にｐ個にすることが可能であり、シリアルデー
タを確実に受信できる。

【００３３】請求項６記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、請求項１または２記載の
調歩同期式シリアルデータ転送装置のデータ受信回路に
おいて、一連のシリアルデータを受信している際に、最
後のキャラクタであることを示す他の特定キャラクタを
検出する比較手段をさらに備え、転送速度認識手段は比
較手段の出力に応答して一連のシリアルデータの受信が
完了したと認識し、次の一連のシリアルデータの受信に
応答してデータ転送速度の認識を再開することを特徴と
する。

【００３４】この構成によれば、一連のシリアルデータ
の受信が終わる毎に、シリアルデータのデータ転送速度
を再認識することができるので、一連のシリアルデータ
毎にデータ転送速度が変化した場合でも、各シリアルデ
ータを確実に受信することができる。

【００３５】請求項７記載の調歩同期式シリアルデータ
転送装置のデータ受信回路は、請求項１または２記載の
調歩同期式シリアルデータ転送装置のデータ受信回路に
おいて、転送されるシリアルデータのキャラクタが、デ
ータ転送速度の自動調整が必要なキャラクタか、予め決
められたデータ転送速度で送られてきたキャラクタかを
指定するレジスタをさらに備え、転送速度認識手段はレ
ジスタの設定値に基づき、転送されてきたシリアルデー
タのキャラクタが、データ転送速度の自動調整が必要な
キャラクタであるときにのみ一連のシリアルデータのデ
ータ転送速度を自動的に認識するようにしたことを特徴
とする。

【００３６】この構成によれば、データ転送速度が任意
に変化するシリアルデータについて選択的に転送速度認
識手段にて対応することができる。

【００３７】

【発明の実施の形態】図１に本発明の第１の実施の形態
の調歩同期式シリアルデータ転送装置のデータ受信回路
のブロック図を示す。この調歩同期式シリアルデータ転
送装置のデータ受信回路は、スタートビット、データビ
ット、パリティビットおよびストップビットで構成され
る複数個のキャラクタからなる一連のシリアルデータを
受信するものであり、図１に示すように、コマンドスタ
ートビット幅検出・サンプルクロック生成部１と、サン
プルクロック制御部２と、分周値設定レジスタ３と、Ａ
Ｔ値比較部４と、キャラクタ構成補正部５と、モード設
定レジスタ６と、ＡＴコマンド外認識制御部７と、従来
のＵＡＲＴ（ユニバーサル・アシンクロナス・レシーバ
・トランスファ）シリアル受信部８と、リターンコード
値比較部９と、マルチプレクサ１０と、コントロールレ
ジスタ１１と、マルチプレクサ１２と、パラレル受信部
１３とから構成されている。

【００３８】コマンドスタートビット幅検出・サンプル
クロック生成部１は、一連のシリアルデータの最初の特
定キャラクタであるＡＴコマンドのコマンドスタートビ
ット幅検出を行うことによって、一連のシリアルデータ
のデータ転送速度を検出し、検出したスタートビット
幅、つまりデータ転送速度に応じた分周値で受信クロッ
クを分周することでボーレートクロックを発生させ、さ
らにボーレートクロックのｐ個（この例では１６個であ
るが、その値は任意である）毎にサンプルクロックを発
生する機能を有する。この場合、スタートビット幅は、
スタートビットの期間内に入る受信クロックの個数をカ
ウントすることによって検出する。

【００３９】サンプルクロック制御部２は、コマンドス
タートビット幅検出・サンプルクロック生成部１の出力
信号に応じて受信クロックをカウント開始・停止を制御
することで、サンプルクロックの発生を制御する。

【００４０】分周値設定レジスタ３は、コマンドスター
トビット幅検出・サンプルクロック生成部１によって、
検出されたシリアルデータのデータ転送速度に対応した
分周値が設定される。この分周値設定レジスタ３の設定
値に従ってコマンドスタートビット幅検出・サンプルク
ロック生成部１が内蔵の分周回路の分周値を設定してボ
ーレートクロックを生成し、さらにサンプルクロックを
生成することになる。

【００４１】上記したコマンドスタートビット幅検出・
サンプルクロック生成部１と、サンプルクロック制御部
２と、分周値設定レジスタ３とで、一連のシリアルデー
タの先頭に位置する特定キャラクタのスタートビットの
ビット幅のみを受信クロックを用いて測定することによ
り、一連のシリアルデータのデータ転送速度を自動的に
認識し、認識したデータ転送速度に対応した分周値で受
信クロックを分周してボーレートクロックを生成し、ボ
ーレートクロックのｐ個（ｐは正整数で、例えば１６）
数毎に１個サンプルクロックを発生する転送速度認識ク
ロック制御手段が構成されることになる。

【００４２】ＡＴ値比較部４は、マルチプレクサ１０を
通して与えられる一連のシリアルデータをサンプリング
し、スタートビットの後の８ビット分のデータがＡＴコ
マンドのａ（６１ｈ）もしくはＡ（４１ｈ）キャラクタ
かどうかを比較検出する。同様に、さらに続く８ビット
分のデータがＡＴコマンドのｔ（７４ｈ）もしくはＴ
（５４ｈ）キャラクタかどうかを比較検出する。そし
て、ＡＴコマンドを検出した時点でＡＴコマンドの検出
動作を終了する。また、このときに検出した２個のコマ
ンドキャラクタ（特定キャラクタ、つまりＡＴコマン
ド）の７ビット目の各々が“１”か“０”かを比較検出
し、その値の組み合わせによってシリアルデータ中のキ
ャラクタ構造（７ビットノンパリティ、７ビット奇数パ
リティ、７ビット偶数パリティ、または８ビットノンパ
リティ）を判別する。

【００４３】キャラクタ構成補正部５は、ＡＴ値比較部
４の検出結果に基づいて、シリアルデータの転送プロト
コル、つまりキャラクタ構造に対応したデータを８ビッ
トのコントロールレジスタ１１にセットし、さらにコン
トールレジスタ１１にセットされた値に基づき、受信し
たデータのキャラクタ構成に対応して、受信したデータ
の補正（エラービットの付加、ビット長の補正（例えば
７ビット長のデータであれば、ビット７を“０”に変更
する補正））を行う。

【００４４】コントロールレジスタ１１は、シリアルデ
ータの転送プロトコル、つまりキャラクタ構成に対応し
たデータを格納する。つまり、受信したデータのキャラ
クタ構成を設定する。そして、コントロールレジスタ１
１の内容に従って、キャラクタ構成補正部５にて、キャ
ラクタ構成が認識され、キャラクタ構成に応じた適切な
状態でデータが補正され、パラレル受信部１３で受信さ
れることになる。

【００４５】上記のＡＴ値比較部４と、キャラクタ構成
補正部５と、コントロールレジスタ１１とが、特定キャ
ラクタを構成する複数のビットの状態により、次に続く
任意のキャラクタの転送プロトコルを認識し、受信すべ
きデータのキャラクタ構成を自動で変更するキャラクタ
構成変更手段に相当する。このキャラクタ構成変更手段
の具体的な構成については図５に関連して後述する。

【００４６】ＡＴコマンド外認識制御部７は、コマンド
モードにおいて、ＡＴコマンド以外のコマンドキャラク
タで最初にスタートビットとは異なる値“１”をとるビ
ットの位置を設定するレジスタ機能を有しており、この
レジスタに格納された情報は、スタートビット幅検出・
サンプルクロック生成部１へ与えられる。

【００４７】上記のＡＴコマンド外認識制御部７が、一
連のシリアルデータの先頭に位置する特定キャラクタを
構成する複数のデータビットにおいて値が最初に“１”
になるビット位置情報を格納するレジスタに相当するこ
とになる。この場合には、特定キャラクタのスタートビ
ット（値“０”を有する）とこのスタートビットと連続
しかつ値がスタートビットと同じ値（“０”）のビット
の合計のビット幅のみを受信クロックを用いて測定する
ことにより、一連のシリアルデータのデータ転送速度を
自動的に認識することになる。結局、スタートビット幅
検出・サンプルクロック生成部１において、シリアルデ
ータのデータ転送速度の算出の際に、上記のビット位置
情報を参照することになる。

【００４８】モード設定レジスタ６は、シリアルデータ
の通信モードがコマンドモードとデータモードのいずれ
であるかを設定する。このモード設定レジスタ６の内容
によって、スタートビット幅検出・サンプルクロック生
成部１におけるコマンドモードとデータモードの切り替
えが行われる。

【００４９】従来のＵＡＲＴ（ユニバーサル・アシンク
ロナス・レシーバ・トランスファ）シリアル受信部８
は、データ転送速度が一定のデータモードで伝送される
シリアルデータを受信するものである。

【００５０】上記のモード設定レジスタ６が、転送され
るシリアルデータのキャラクタが、データ転送速度の自
動調整が必要なキャラクタか、予め決められたデータ転
送速度で送られてきたキャラクタかを指定するレジスタ
に相当し、また、ＵＡＲＴシリアル受信部８が、予め決
められたデータ転送速度で送られてきたキャラクタをサ
ンプリングする通常のシリアル受信回路に相当する。

【００５１】この場合、転送速度認識手段はモード設定
レジスタ６の設定値に基づき、転送されてきたシリアル
データのキャラクタが、データ転送速度の自動調整が必
要なキャラクタであるときにのみ一連のシリアルデータ
のデータ転送速度を自動的に認識し、認識したデータ転
送速度に対応したサンプルクロックを発生させるように
する。

【００５２】また、ＵＡＲＴシリアル受信部８はモード
設定レジスタ６の設定値に基づき、転送されてきたシリ
アルデータのキャラクタが、予め決められたデータ転送
速度で送られてきたキャラクタであるときには、転送さ
れてきたシリアルデータのキャラクタをサンプリングす
ることになる。

【００５３】リターンコード値比較部９は、コマンドモ
ードで伝送される一連のシリアルデータ中のＡＴコマン
ドとは別の特定キャラクタであるリターンコードを検出
する。このリターンコードは、コマンドモードにおいて
一連のシリアルデータの最後であること、つまりコマン
ドモードの終了を示すものである。

【００５４】上記のリターンコード値比較部９が、一連
のシリアルデータを受信している際に、最後のキャラク
タであることを示す他の特定キャラクタを検出する比較
手段に相当し、スタートビット幅検出・サンプルクロッ
ク生成部１は、リターンコード値比較部９の出力に応答
して一連のシリアルデータの受信が完了したと認識し、
再度次の一連のシリアルデータの受信を待つことにな
る。そして、次の一連のシリアルデータを受信すると、
シリアルデータのデータ転送速度の測定以降の動作が始
まることになる。

【００５５】パラレル受信部１３は、コマンドモードに
おいて受信された一連のシリアルデータをＡＴ値比較部
４、キャラクタ構成補正部５およびマルチプレクサ１２
を通して、もしくはＵＡＲＴシリアル受信部８で受信さ
れたシリアルデータをマルチプレクサ１２を通してキャ
ラクタ毎にパラレルデータとして取り込む。

【００５６】図２はＡＴコマンドを受信する際のサンプ
ルクロックの同期方式を示したタイミング図である。図
２において、（ａ）はシリアルデータ入力を示し、記号
ａ／Ａ（６１ｈ／４１ｈ）を付している値“１”のビッ
トは、キャラクタａもしくはＡの先頭ビットを示し、記
号＾Ｍ（０ｄｈ）を示している値“０”のビットは、リ
ターンコードの最後のビットを示している。

【００５７】（ｂ）は受信クロックを示し、図中では２
個の受信クロックを１個のパルスで示している。

【００５８】（ｃ）はサンプルクロック制御部２から出
力されるカウント開始信号を示している。

【００５９】（ｄ）はサンプルクロック制御部２から出
力されるカウント停止信号を示している。

【００６０】（ｅ）は初期値を１とし、コマンドスター
トビット幅検出・サンプルクロック生成部１に内蔵され
る２４進カウンタのオーバーフロー回数をカウントする
カウンタのカウント値を示している。

【００６１】（ｆ）は同図（ｅ）のカウント値を保持す
るためのカウントラッチ信号を示している。

【００６２】（ｇ）は、同図（ｅ）のカウントラッチ信
号によって分周値設定レジスタ３で保持されるカウント
値つまり、分周値を示している。

【００６３】（ｈ）は受信クロックを分周値設定レジス
タ３に設定された分周値で分周して生成したボーレート
クロックを示し、図中では２個のボーレートクロックを
１個のパルスで示している。分周値が１の期間はボーレ
ートクロックは、受信クロックと同じ周波数であるが、
分周値が２の期間は受信クロックの１／２の周波数とな
る。

【００６４】（ｉ）はボーレートクロックが１６個発生
する毎に１個生成されるサンプルクロックを示してい
る。

【００６５】（ｊ）はリターンコード値比較部９のリタ
ーンコード検出信号を示している。

【００６６】つぎに、本実施の形態の調歩同期式シリア
ルデータ転送装置のデータ受信回路の動作を、図１、図
２に基づいて説明する。

【００６７】シリアルデータの通信モードには、コマン
ドモードとデータモードの２種類のモードがあり、コマ
ンドモードはＡＴコマンド（ａ，Ａ，ｔまたはＴ）で始
まり、任意のデータキャラクタを転送した後はリターン
コード（＾Ｍ）で転送を終了する。ＡＴコマンド以外の
コマンドが入力される場合もあるが、コマンドモードの
終了は必ずリターンコードが入力されるものとする。

【００６８】データモードでは転送速度は必ず一定であ
り、データビット長等のキャラクタ構成も予め設定して
おく。一方、コマンドモードはＡＴコマンドのようなコ
マンドキャラクタで始まり、その後任意のデータキャラ
クタが続き、最後にリターンコードのコマンドキャラク
タを受信することによりコマンドモードの終了を認識す
る。リターンコードを受信するまではデータ転送速度は
一定で、次のＡＴコマンドから始まるデータにおいては
転送速度が変わる場合がある。ＡＴコマンドは、ａ（６
１ｈ）もしくはＡ（４１ｈ）と、ｔ（７４ｈ）もしくは
Ｔ（５４ｈ）のキャラクタで構成され、リターンコード
は＾Ｍ（０ｄｈ）のキャラクタで構成される。また、デ
ータモードとコマンドモードの切り替えはアプリケーシ
ョンソフトで対応するものとする。

【００６９】まず、モード設定レジスタ６にホストイン
ターフェース（ＩＦ）を介してコマンドモードの設定を
行い、シリアルデータとしてＡＴコマンドが入力される
のを待つ。また、分周値設定レジスタ３には初期値とし
て分周値１を設定し、受信クロックの最大周波数がボー
レートクロックとなるようにする。この場合、シリアル
データの１ビットのデータ幅は、ボーレートクロック１
６発が相当するものとし、データ転送速度は１ビット当
たり最大周波数の受信クロック１６発以上の転送速度と
する。

【００７０】受信開始時は、マルチプレクサ１０により
スタートビット幅検出・サンプルクロック生成部１にシ
リアルデータが入力され、サンプルクロック制御部２に
よるカウント開始・停止の制御によって、最初の特定キ
ャラクタであるＡＴコマンドのスタートビット幅の検出
が行われる。

【００７１】その手順は以下のとおりである。すなわ
ち、スタートビット幅検出・サンプルクロック生成部１
は、受信クロックの立ち上がりタイミング毎に、入力さ
れるシリアルデータのレベルを検出し、受信クロックの
立ち上がりタイミングでシリアルデータのレベルが
“０”となっていることが３回連続して検出された時点
でトリガパルスを発生し、これがサンプルクロック制御
部２へ与えられる。その結果、サンプルクロック制御部
２からカウント開始信号が出力されてスタートビット幅
検出・サンプルクロック生成部１に与えられる。これに
よって、スタートビット幅検出・サンプルクロック生成
部１は、受信クロックのカウントを開始する。

【００７２】その後、スタートビット幅検出・サンプル
クロック生成部１は、受信クロックの立ち上がりタイミ
ングでシリアルデータのレベルが“１”となっているこ
とが３回連続して検出された時点でトリガパルスを発生
し、これがサンプルクロック制御部２へ与えられる。そ
の結果、サンプルクロック制御部２からカウント停止信
号が出力されてスタートビット幅検出・サンプルクロッ
ク生成部１に与えられる。これによって、スタートビッ
ト幅検出・サンプルクロック生成部１は、受信クロック
のカウントを停止する。

【００７３】受信クロックのカウント値は２４進カウン
タで計数され、２４進カウンタのオーバーフローが発生
した回数を初期値を１とするカウンタでカウントするこ
とによって、分周値を求める。このオーバーフロー回数
をカウントするカウンタのカウント値は、カウント停止
信号と同じタイミングで発生するカウントラッチ信号に
よって、分周値設定レジスタ３に格納される。この場
合、分周値設定レジスタ３にセットされる分周値は、２
４進カウンタのオーバーフロー回数に１を加えた値とな
る。図２では、カウントラッチ信号が発生するまでは、
分周値が１であり、受信クロックと同じ周波数のボーレ
ートクロックが発生しているが、カウントラッチ信号が
発生した後は、分周値が２となり、ボーレートクロック
の周波数は受信クロックの１／２となる。

【００７４】たとえば、スタートビット幅が受信クロッ
ク２０発分であれば、オーバーフローはしないので、分
周値は１のままである。４０発分であれば、１回オーバ
ーフローするので、分周値は２となる。つまり、受信ク
ロック１６発分を基準に次の８発分までは同じ分周値
で、９発目以降は１を足した分周値に設定する。

【００７５】これは、受信クロックが１７発分の場合分
周値を２に設定すると次の１ビットの受信の際に１ビッ
トのビット幅がボーレートクロック１６発分に満たなく
なり、サンプルクロックがずれる可能性があるからであ
る。つまり、次の８発分までは同じ分周値とすることで
サンプリングするタイミングが大きくずれないようにし
ている。受信クロックのカウント値から算出された分周
値をカウントラッチ信号によって分周設定レジスタ３に
設定した後は、ボーレートクロック１６発中８発目に１
回のタイミングでサンプルクロックを生成し、順に１ビ
ットのデータをレジスタに格納していく。

【００７６】また、スタートビットの後の８ビット分の
データがＡＴコマンドのａ（６１ｈ）もしくはＡ（４１
ｈ）キャラクタかどうかを、ＡＴ値比較部４で検出し、
さらに続く８ビット分のデータがＡＴコマンドのｔ（７
４ｈ）もしくはＴ（５４ｈ）キャラクタかどうかを検出
し、ＡＴコマンドの受信を認識する。

【００７７】その後は、同様にデータキャラクタの受信
がビットごとにサンプルクロックにて確認され、続く８
ビット分のデータがリターンコード比較部９にて、リタ
ーンコードと一致していることが確認された場合はリタ
ーンコードを受信したものとしてコマンドモードの終了
を認識する。コマンドモードの終了を認識した時点で、
受信クロックの最大周波数にて次のＡＴコマンドのスタ
ートビットの入力を待つ。

【００７８】なお、データキャラクタの中にも、ＡＴコ
マンドと同じものが含まれることがあるが、このデータ
キャラクタに含まれるＡＴコマンドと同じものを、ＡＴ
コマンドと誤認しないため、ＡＴコマンドを一度認識し
た後リターンコードが検出されるまでの期間は、データ
転送速度の検出およびそれに伴うＡＴコマンドの検出動
作をマスクし、データ中のＡＴ値を無視するようにして
いる。

【００７９】つぎに、コマンドモードにおいて、ＡＴコ
マンド以外のコマンドが入力される場合の動作について
説明する。この場合、予めマルチプレクサ１０を通して
ＡＴコマンド外認識制御部７に、コマンドの最初の
“１”が何ビット目にあるかを示すデータが格納されて
おり、このデータを参照することにより、現在シリアル
データの何ビット分のデータの幅を測定しているかが判
り、このデータを分周値の算出に用いる。

【００８０】ＡＴコマンド外認識制御部７においてコマ
ンドの最初の“１”が２ビット目にある場合は、“０”
の期間がスタートビットと１ビット目の２ビット分とな
る。受信開始時は、マルチプレクサ１０によりコマンド
スタートビット幅検出・サンプルクロック生成部１にシ
リアルデータが入力され、スタートビット幅の検出が行
われる。

【００８１】上述したように、受信クロックの立ち上が
りタイミングでシリアルデータの入力が“０”のレベル
を３回検出した時点で、サンプルクロック制御部２から
カウント開始信号を出力し、これによってコマンドスタ
ートビット幅検出・サンプルクロック生成部１が受信ク
ロックのカウントを開始する。

【００８２】その後、受信クロックの立ち上がりタイミ
ングで次に“１”のレベルを３回検出した時点でサンプ
ルクロック制御部２からカウント停止信号を出力し、こ
れによってコマンドスタートビット幅検出・サンプルク
ロック生成部１が受信クロックのカウントを停止する。
このときの受信クロックのカウント値は２ビット分の値
となるため、２４進カウンタのオーバーフローが発生し
た回数の１／２に１を足した値が分周値設定レジスタ３
に設定される分周値となる。それ以外の動作は、ＡＴコ
マンドのスタートビットのみを計測する場合と同様であ
る。

【００８３】つぎに、ＡＴコマンドのビットの状態によ
り、次に続くデータキャラクタの構成の認識方法につい
て説明する。図３はＡＴコマンドのキャラクタを認識す
る際のタイミング図である。

【００８４】図３において、（ａ）はシリアルデータ
で、ａ／Ａ（６１ｈ／４１ｈ）、ｔ／Ｔ（７４／５４
ｈ）はＡＴコマンドを示し、＾Ｍ（０ｄｈ）はリターン
コードを示している。

【００８５】（ｂ）はキャラクタ構造を検出するための
ＡＴコマンドの比較タイミングを示しており、リターン
コート値が検出された後アクティブになり、ＡＴコマン
ドが検出されると非アクティブとなる。

【００８６】（ｃ）はＡコマンドを格納するＡキャラク
タ値レジスタの内容を示している。

【００８７】（ｄ）はＴコマンドを格納するＴキャラク
タ値レジスタの内容を示している。

【００８８】（ｅ）はＡＴコマンドが検出された後、Ａ
Ｔコマンドの種類、つまり、２個のＡＴコマンドの７ビ
ット目の状態を検出するキャラクタ認識信号を示してい
る。

【００８９】（ｆ）はＡＴコマンドの各７ビット目の値
を示している。

【００９０】（ｇ）はデータキャラクタとは別にＡＴ値
を保持するレジスタの内容を示している。

【００９１】（ｈ）はコントロールレジスタ１１の内容
を示している。

【００９２】（ｉ）はサンプルクロックのカウント開始
信号を示している。

【００９３】（ｊ）はサンプルクロックをカウントする
カウンタのカウント値を示している。

【００９４】（ｋ）はＡキャラクタ値レジスタのロード
信号を示している。

【００９５】（ｌ）はＴキャラクタ値レジスタのロード
信号を示している。

【００９６】表１は７ビットノンパリティ，７ビット奇
数パリティ，７ビット偶数パリティ，８ビットノンパリ
ティにおけるＡＴコマンドの値を示し、表２はＡＴコマ
ンドのビット７に対応したキャラクタ構造を示す。

【００９７】

【表１】

【００９８】

【表２】ａビット７値ｔビット７値７ビットノンパリティ：１１７ビット奇数パリティ：１０７ビット偶数パリティ：０１８ビットノンパリティ：００スタートビットの後の８ビット分のデータがＡＴコマン
ドのａ（６１ｈ）もしくはＡ（４１ｈ）キャラクタかど
うかをＡＴ値比較部４で検出し、この値をＡキャラクタ
値レジスタに格納する。同様に、さらに続く８ビット分
のデータがＡＴコマンドのｔ（７４ｈ）もしくはＴ（５
４ｈ）キャラクタかどうかをＡＴ値比較部４で検出し、
この値を別のＴキャラクタ値レジスタに格納する。

【００９９】このとき、ＡＴコマンドのそれぞれの７ビ
ット目の“１／０”の組み合わせにより，、あとに続く
データキャラクタの構成を認識する。この際、キャラク
タのＬＳＢからシリアルデータとして受信するので、ａ
（６１ｈ）キャラクタはビット０から順に“１００００
１１０”となり、ｔ（７４ｈ）キャラクタはビット０か
ら順に“００１０１１１０”となる。

【０１００】データのキャラクタ構成がデータビット長
が７ビットでパリティなしの場合は、表１，表２に示し
たように、ａ（６１ｈ）キャラクタとｔ（７４ｈ）キャ
ラクタの７ビット目はなくなり、替わりにストップビッ
ト“１”が詰めて入力され、結果的にはそれぞれビット
０から順に“１００００１１１”、“００１０１１１
１”となる。つまり、７ビット目だけに注目すると“１
１”の場合はデータビット長が７ビットでパリティなし
のキャラクタ構成であると認識できる。

【０１０１】データのキャラクタ構成がデータビット長
が７ビットで奇数パリティの場合は、ａ（６１ｈ）キャ
ラクタの７ビット目はなくなり“１”の個数が奇数個な
ので替わりにパリティビット“１”が入力されビット０
から順に“１００００１１１”となる。ｔ（７４ｈ）キ
ャラクタは“１”の個数が偶数個なので、７ビット目の
替わりにパリティビット“０”が入力されビット０から
順に“００１０１１１０”となる。つまり、７ビット目
だけに注目すると“１０”の場合はデータビット長が７
ビットで奇数パリティのキャラクタ構成であると認識で
きる。

【０１０２】同様に“０１”の場合はデータビット長が
７ビットで偶数パリティのキャラクタ構成であり、“０
０”の場合はデータビット長が８ビットでパリティなし
のキャラクタ構成であると認識できる。

【０１０３】よって、ＡＴコマンドを認識した時点で、
ＡＴ値比較部４でＡＴコマンドの７ビット目の比較を行
い、その組み合わせがどのようになっているかを判定
し、その判定結果にしたがって、キャラクタ構成補正部
５がデータのビット長およびパリティビットの偶数／奇
数／なしの情報をコントロールレジスタ１１に設定す
る。

【０１０４】また、受信するシリアルデータが予め決め
られたデータ転送速度、キャラクタ構成の場合は、モー
ド設定レジスタ６に通信モードの設定を行っておく。受
信開始時は、マルチプレクサ１０により従来ＵＡＲＴシ
リアル受信部８にシリアルデータが入力されキャラクタ
の受信が行われる。

【０１０５】なお、データキャラクタについては、ＡＴ
値比較部４およびキャラクタ構成補正部５を通るデータ
も、ＵＡＲＴシリアル受信部８も、いずれもマルチプレ
クサ１２を通してパラレル受信部１３へ送られる。

【０１０６】ここで、図４を参照して、スタートビット
幅検出・サンプルクロック生成部１の具体的な構成を説
明する。図４において、１０１はスタートビット開始／
終了検出部、１０２，１０３，１０４はＡＮＤ回路、１
０５は２４進カウンタ、１０６は初期値を１として２４
進カウンタのオーバーフロー値を保持するカウンタ値レ
ジスタ、１０７はカウントラッチ生成部であり、以上は
転送速度認識手段に相当する。１０８は分周手段に相当
する分周回路、１０９はサンプルクロック生成手段に相
当するサンプルクロック生成部である。

【０１０７】以下、図４の回路の動作を図２を参照しな
がら説明する。スタートビット開始／終了検出部１０１
には、一連のシリアルデータ（図２（ａ））が入力され
るとともに、リターンコード検出信号（リターンコード
が検出されたときに“Ｈ”になり、ＡＴコマンドが検出
されたときに“Ｌ”になる。図２（ｊ））と受信クロッ
ク（図２（ｂ））の論理積信号とが入力される。これに
よって、前回のリターンコードが検出された後、スター
トビット開始／終了検出部１０１は、受信クロックの立
ち上がりタイミングでシリアルデータの入力が“０”の
レベルを３回検出した時点で、スタートビット開始検出
信号（トリガパルス）を発生し、これがサンプルクロッ
ク制御部２へ与えられることで、サンプルクロック制御
部２からカウント開始信号（図２（ｃ））を出力する。
その後、受信クロックの立ち上がりタイミングで次に
“１”のレベルを３回検出した時点で、スタートビット
終了信号（トリガパルス）を発生し、これがサンプルク
ロック制御部２へ与えられることで、サンプルクロック
制御部２からカウント停止信号（図２（ｄ）を出力す
る。

【０１０８】カウント開始信号がサンプルクロック制御
部２から与えられると、ＡＮＤ回路１０３の出力が
“Ｈ”となり、受信クロックがＡＮＤ回路１０４を通し
て２４進カウンタ１０５に入力される。その結果、２４
進カウンタ１０５が受信クロックの計数を開始する。そ
して、２４進カウンタ１０５がオーバーフローする毎に
カウンタ値レジスタ１０６の値が１を初期値として１ず
つ増加していく（図２（ｅ））。

【０１０９】その後、カウント停止信号がサンプルクロ
ック制御部２から与えられると、ＡＮＤ回路１０３の出
力が“Ｌ”となり、受信クロックの２４進カウンタ１０
５への入力が停止する。このとき同時にカウント停止信
号に応答してカウントラッチ生成部１０７が動作し、カ
ウントラッチ信号（図２（ｆ））が分周値設定レジスタ
３へ与えられる。これによって、カウンタ値レジスタ１
０６の値が分周値として設定される（図２（ｇ））。

【０１１０】分周値設定レジスタ３は、初期値として値
１が設定されている。したがって、分周回路１０８は、
最初分周値（分周比）が１の状態で分周動作を行い、受
信クロックと同じ周波数のボーレートクロック（図２
（ｈ））を出力し、サンプルクロック生成部１０９は、
ボーレートクロックが１６個発生する毎に１個サンプル
クロック（図２（ｉ））を発生する。

【０１１１】ところが、カウント停止信号が与えられる
と、つまりデータ転送速度の測定が終了すると、新しく
分周値設定レジスタ３に設定された分周値に従って分周
動作を行うことになる。分周値が例えば２の場合に、ボ
ーレートクロックの周波数は受信クロックの１／２とな
る。

【０１１２】なお、モード設定レジスタ６およびＡＴコ
マンド外認識制御部７の出力信号がスタートビット幅検
出・サンプルクロック生成部１に供給されており、モー
ド設定レジスタ６の出力信号に応じてスタートビット開
始／終了検出部１０１の動作が制御される。具体的に
は、コマンドモードのときにのみ、スタートビット幅の
検出動作が行われ、ＡＴコマンドが検出された後リター
ンコードが検出されるまでの期間は、スタートビット幅
の検出動作を行わないように制御される。その理由は、
データキャラクタ中にＡＴコマンドと同じキャラクタが
存在したときに誤動作を起こさないためである。

【０１１３】また、ＡＴコマンド外認識制御部７の出力
信号がカウンタ値レジスタ１０６に与えられることによ
り、カウンタ値レジスタ１０６の演算動作が制御され
る。例えば、データビットの２ビット目が最初の“１”
の位置であるとすると、スタートビット開始からスター
トビット終了までの期間は２ビット分に相当するため、
２４進カウンタ１０５のオーバーフロー回数は、１ビッ
トのビット幅測定の場合の２倍となる。そこで、カウン
タ値レジスタ１０６で２４進カウンタ１０５のオーバー
フロー回数を累積する際に、オーバーフロー回数を１／
２に除算して累積することが必要となる。そのときの演
算のために、ＡＴコマンド外認識制御部７の出力信号が
使用される。

【０１１４】つぎに、図５を参照してＡＴ値比較部４お
よびキャラクタ構成補正部５の具体的な構成を説明す
る。図５において、２０１はスタートビット検出部、２
０２は８進カウンタ、２０３は受信シフトレジスタ、２
０４は比較部、２０５はＡＴ値設定部、２０６はＡキャ
ラクタ値レジスタ、２０７はＴキャラクタ値レジスタ、
２０８はＡＴビット７値レジスタ、２０９はコントロー
ルレジスタ値選択部、２１０はエラー検出部、２１１は
マルチプレクサである。

【０１１５】以上の構成において、スタートビット検出
部２０１と８進カウンタ２０２と受信シフトレジスタ２
０３と比較部２０４とＡＴ値設定部２０５とが、データ
を受信し、受信したデータがあらかじめ設定された複数
個の特定キャラクタのいずれかに対応する値かどうかを
判定することにより特定キャラクタを認識する判定手段
に対応する。

【０１１６】また、Ａキャラクタ値レジスタ２０６とＴ
キャラクタ値レジスタ２０７とが判定手段によって認識
されたｍ個（ｍは２以上の整数）の特定キャラクタを格
納するｍ個のキャラクタ値レジスタに対応する。

【０１１７】また、ＡＴビット７値レジスタ２０８がｍ
個のキャラクタ値レジスタに格納されたｍ個の特定キャ
ラクタの最終ビットの値をそれぞれ格納するｍビットの
最終ビット値レジスタに対応する。

【０１１８】また、コントロールレジスタ値選択部２０
９がｍビットの最終ビット値レジスタに格納された値か
ら複数のキャラクタ構成のいずれかを選択し、選択した
キャラクタ構成に対応してコントロールレジスタに設定
する値を自動的に変更するコントロールレジスタ値選択
手段に対応する。

【０１１９】また、エラー検出部２１０とマルチプレク
サ２１１とがコントロールレジスタに格納された値に基
づき、ｍ個の特定キャラクタの組み合わせに対応したキ
ャラクタ構成に従って受信したデータ（キャラクタデー
タだけでなくＡＴコマンドデータも）を補正する補正手
段に対応する。

【０１２０】以下、図５の回路の動作を図３を参照しな
がら説明する。マルチプレクサ１０を通して送られる一
連のシリアルデータ（図３（ａ））は、サンプルクロッ
クに従って受信シフトレジスタ２０３に取り込まれ、８
ビットのパラレル信号として出力される。

【０１２１】このとき、シリアルデータはスタートビッ
ト検出部２０１にも入力される。スタートビット検出部
２０１には、ボーレートクロックも入力され、ボーレー
トクロックの入力毎に、シリアルデータのレベルを検出
し、シリアルデータの値が“１”から“０”に変わった
ときに、各キャラクタのスタートビットであると検出
し、８進カウンタ２０２にカウント開始信号（図３
（ｉ））を与える。その結果、８進カウンタ２０２は、
サンプルクロックをカウントし、８個数えたときに比較
部２０４に比較信号（図３（ｊ））を与える。

【０１２２】このとき、受信シフトレジスタ２０３は最
初のキャラクタの８ビットのデータビットの値をちょう
どパラレルに出力する状態となり、比較部２０４はＡＴ
値設定部２０５に設定されているａ，Ａ，ｔ，Ｔのデー
タと受信シフトレジスタ２０３のデータとを比較し、受
信したデータがａ，Ａ，ｔ，Ｔのどれであるかを判定す
る。判定の結果、ａもしくはＡである場合には、Ａキャ
ラクタロード信号（図３（ｋ））をＡキャラクタ値レジ
スタ２０６に与え、受信シフトレジスタ２０３から出力
される８ビットのデータをＡキャラクタ値レジスタ２０
６に格納する。

【０１２３】以下同様にして、スタートビット検出部２
０１は、ボーレートクロックの入力毎に、シリアルデー
タのレベルを検出し、シリアルデータの値が“１”から
“０”に変わったときに、各キャラクタのスタートビッ
トであると検出し、８進カウンタ２０２にカウント開始
信号を与える。その結果、８進カウンタ２０２は、サン
プルクロックをカウントし、８個数えたときに比較部２
０４に比較信号を与える。

【０１２４】このとき、受信シフトレジスタ２０３はつ
ぎのキャラクタの８ビットのデータビットの値をちょう
どパラレルに出力する状態となり、比較部２０４はＡＴ
値設定部２０５に設定されているａ，Ａ，ｔ，Ｔのデー
タと受信シフトレジスタ２０３のデータとを比較し、受
信したデータがａ，Ａ，ｔ，Ｔのどれであるかを判定す
る。判定の結果、ｔもしくはＴである場合には、Ｔキャ
ラクタロード信号（図３（ｌ））をＴキャラクタ値レジ
スタ２０７に与え、受信シフトレジスタ２０３から出力
される８ビットのデータをＴキャラクタ値レジスタ２０
７に格納する。

【０１２５】そして、２個目の特定キャラクタであるＴ
キャラクタが検出されたときに、キャラクタ認識信号
（図３（ｅ））が出力され、これによってＡキャラクタ
値レジスタ２０６に格納されたＡキャラクタ（図３
（ｃ））の７ビット目と、Ｔキャラクタ値レジスタ２０
７に格納されたＴキャラクタ（図３（ｄ））の７ビット
目とがＡＴビット７値レジスタ２０８に各々格納され、
その２ビットのデータ（図３（ｆ））の状態によって、
コントロールレジスタ値選択部２０９が所定のデータ
（図３（ｈ））をコントロールレジスタ１１にセットす
ることになる。

【０１２６】上記のように、コントロールレジスタ１１
をセットした後、コントロールレジスタ１１の設定に従
ってマルチプレクサ２１１の選択動作およびエラー検出
部２１０を制御することで、まずＡキャラクタ値レジス
タ２０６からａもしくはＡのキャラクタがマルチプレク
サ２１１を通してエラー検出部２１０へ直接送られ、つ
ぎにＴキャラクタ値レジスタ２０７からｔもしくはＴの
キャラクタがマルチプレクサ２１１を通してエラー検出
部２１０へ直接送られる。

【０１２７】その後、コントロールレジスタ１１の設定
に従って、受信したデータ（キャラクタデータだけでな
く、ＡＴキャラクタも含む）に対して、エラー検出部２
１０にて、エラービットの付加およびビット長の補正
（７ビット長のデータであれば、ビット７を“０”に変
更する補正）を行い、パラレルデータとして取り出さ
れ、レジスタに格納される。

【０１２８】この場合、Ａキャラクタは、エラー検出部
２１０において、エラービットの付加およびビット長の
補正等が行われて、例えば１１ビットのパラレルデータ
となり、図示しないＡレジスタに格納される（図３
（ｇ））。また、Ｔキャラクタは、エラー検出部２１０
において、エラービットの付加およびビット長の補正等
が行われて、例えば１１ビットのパラレルデータとな
り、図示しないＴレジスタに格納される。

【０１２９】なお、ＡＴキャラクタに関する、エラー検
出部２１０での処理およびパラレルデータの格納は、Ｔ
キャラクタの次のキャラクタを受信する前に完了する。

【０１３０】この実施の形態の調歩同期式シリアルデー
タ転送装置のデータ受信回路によれば、シリアルデータ
の最初の特定キャラクタを受信する際に、特定キャラク
タのスタートビットのみ、あるいはスタートビットとこ
のスタートビットと連続しかつ同じ値（“０”）をもっ
たビットの合計のビット幅のみを受信クロックで測定
し、シリアルデータのデータ転送速度を自動的に認識し
た後は、受信クロックを分周してボーレートクロックを
生成する際の受信クロックの分周値を自動で調整するの
で、受信クロックの最大周波数のボーレートクロックで
常にビット幅を測定する必要がなくなり、データ転送速
度に対応したボーレートクロックを生成することができ
る。その結果、データ転送速度が大きく変化した場合で
も、シリアルデータを確実に受信することができる。

【０１３１】しかも、値が最初にスタートビットと異な
る値（“１”）になるビット位置情報を格納するレジス
タ、つまりＡＴコマンド外認識制御部７を設けているの
で、このＡＴコマンド外認識制御部７に位置情報を予め
設定しておくことにより、ＡＴコマンド以外の任意のデ
ータビット構成を有する特定キャラクタであっても、シ
リアルデータのデータ転送速度を認識することが可能と
なる。

【０１３２】また、シリアルデータの最初の特定キャラ
クタからデータキャラクタのビット構成を認識し、受信
したデータのキャラクタ構成を検知し、検知したキャラ
クタ構成に従って受信したデータを補正するので、転送
プロトコルの異なるシリアルデータを自動的に適切な状
態で受信することができる。

【０１３３】また、一連のシリアルデータの受信が終わ
る毎に、シリアルデータのデータ転送速度を再認識する
ことができるので、一連のシリアルデータ毎にデータ転
送速度が変化した場合でも、各シリアルデータを確実に
受信することができる。

【０１３４】また、データ転送速度が任意に変化するシ
リアルデータについては転送速度認識手段にて対応する
ことができる他、予め決められたデータ転送速度で送ら
れてきたシリアルデータは通常のシリアル受信回路で受
信することが可能となる。

【０１３５】つぎに、本発明の第２の実施の形態につい
て図６を参照して説明する。先に説明した第１の実施の
形態では、データ転送速度の測定のために、２４進カウ
ンタを用い、そのオーバーフロー回数に対応して分周回
路１０８の受信クロックの分周値を、認識したデータ転
送速度に対応した値１／ｎ（ｎは整数）に調整すること
によって、ボーレートクロックを一連のシリアルデータ
の１ビットにｐ個（ｐは整数、例えば１６個）の割合に
より近い状態で発生させ、ボーレートクロックがｐ個発
生する毎に１個のみサンプルクロックを発生させるよう
にしていたが、この実施の形態では、データ転送速度の
測定のために、１６進カウンタ１１０を用い、そのオー
バーフロー回数を分周値（転送クロックはシリアルデー
タの１ビット期間に必ず１６以上入るものとする）と設
定することで、シリアルデータの１ビット期間に入る分
周クロックの個数ｑがｐ個より多くなるように分周比を
設定している。

【０１３６】また、分周回路１０８による分周パルスの
通過・遮断を切り替えるクロックゲート回路１１５と、
シリアルデータの１ビット期間に入るｑ個の分周パルス
のうち、ｐ個を超える分周パルスを遮断することにより
ｑ個の分周パルスのうちｐ個の分周パルスをクロックゲ
ート回路１１５からボーレートクロックとして出力させ
るクロック数調整手段としてのクロック数調整部１２０
とをさらに設けている。

【０１３７】上記のクロック数調整部１２０は、カウン
ト初期値算出部１１１と、５ビットカウンタ１１２と、
“１６”値比較部１１３と、クロック抑制部１１４とで
構成されている。

【０１３８】これによって、シリアルデータの１ビット
について、１６個以上の分周クロックのうち、１６個を
超える分周クロックをマスクし、１６個の分周クロック
のみボーレートクロックとしてクロックゲート回路１１
５より出力させるので、シリアルデータの転送速度が変
化しても、シリアルデータのビット幅内に発生するボー
レートクロックの個数を常に１６個にすることが可能で
あり、したがってサンプルクロックがシリアルデータの
ビット幅内で必ず１個発生することになり、シリアルデ
ータを確実に受信できる。

【０１３９】以下、シリアルデータ１ビットにつき常に
１６個の割合でボーレートクロックを出力させるための
クロック数調整部１２０およびクロックゲート回路１１
５を内蔵した第２の実施の形態におけるスタートビット
幅検出・サンプルクロック生成部１の構成および動作に
ついて、詳しく説明する。

【０１４０】受信開始時は、マルチプレクサ１０により
スタートビット幅検出・サンプルクロック生成部１にデ
ータが入力され、スタートビット幅の検出が行われる。
受信クロックの立ち上がりタイミングでシリアルデータ
の入力が“０”のレベルを３回検出した時点で、サンプ
ルクロック制御部２からカウント開始信号を出力し、受
信クロックのカウントを開始する。受信クロックの立ち
上がりタイミングで次に“１”のレベルを３回検出した
時点でサンプルクロック制御部２からカウント停止信号
を出力し、受信クロックのカウントを停止する。

【０１４１】上記した第１の実施の形態では、２４進カ
ウンタを用いることで、受信クロック１６発分を基準に
次の８発分までは同じ分周値で、９発目以降は１を足し
た分周値に設定していた。この構成ではデータ転送速度
が受信クロック１６発の整数ｋ倍であればボーレートク
ロックを生成する分周値が整数倍になる。しかし、整数
倍であるとは限らず、例えばスタートビット幅が受信ク
ロックの２０発分であれば分周値を１に設定しても、つ
ぎのデータビットから４発ずつずれることになり、次の
２ビット目は８発ずれ、４ビット目では１６発ずれ、完
全に１ビットのデータをサンプリングできなくなる。

【０１４２】ここで、第２の実施の形態におけるスター
トビット幅検出・サンプルクロック生成部１の具体的な
構成および動作を図６および図７を用いて説明する。図
６は第２の実施の形態におけるスタートビット幅検出・
サンプルクロック生成部１の構成を示すブロックであ
り、図７は図６の動作を示すタイミング図である。

【０１４３】図６において、１１０はカウント開始信号
の発生後カウント停止信号が発生するまでの期間受信ク
ロックを計数する１６進カウンタで、第１の実施の形態
の２４進カウンタ１０５に代わるものである。

【０１４４】カウント初期値算出部１１１では、１６進
カウンタ１１０のオーバーフロー信号と１６進カウンタ
１１０のカウント値とを入力として、１６進カウンタ１
１０のカウント値を１６進カウンタ１１０のオーバーフ
ロー値で割った数が１６に加算される。例えば、スター
トビット幅を受信クロック４０発分で検出した場合は、
１６進カウンタ１１０のオーバーフロー値は２、カウン
ト値は８となる。これらの値を入力として、カウント初
期値算出部１１１では、１６＋（８÷２）＝２０が計算され、カウンタ１１２の初期値となる。結局、シ
リアルデータの例えば１ビット幅内に入る受信クロック
の個数を分周値で除算した値を算出することになる。ボ
ーレートクロックは１６発までは出力され、残りはマス
クされる。

【０１４５】分周パルスを計数する５ビットのカウンタ
１１２は、最初は初期値として値０がセットされてい
て、分周パルスが入力される毎にオーバーフロー信号を
発生しているが、スタートビット幅の測定動作によっ
て、シリアルデータの例えば１ビット幅内に入る受信ク
ロックの個数を分周値で除した値がカウント初期値算出
部１１１で算出され、その値がカウントラッチ信号に応
答して初期値としてロードされると、分周パルスを設定
された初期値（３１以下）だけ計数する毎にオーバーフ
ロー信号を発生することになる。

【０１４６】“１６”値比較部１１３は、３２進カウン
タ１１２のカウント値が値１６と一致すると一致検出信
号を発生する。

【０１４７】クロックゲート回路１１５は分周回路１０
８の出力信号の通過・遮断を切り替える機能を有する。

【０１４８】クロック抑制部１１４はクロック抑制手段
に相当し、“１６”値比較部１１３から一致検出信号が
入力されると、クロック停止信号をアクティブ（“Ｌ”
レベル）とし、３２進カウンタ１１２からオーバーフロ
ー信号が入力されるとクロック停止信号を非アクティブ
（“Ｈ”レベル）とする。

【０１４９】カウンタ値レジスタ１１６は初期値を０と
して、１６進カウンタ１１０のオーバーフロー信号の発
生回数を保持し、初期値が０である以外は第１の実施の
形態におけるカウンタ値レジスタ１０６と同じである。

【０１５０】図７において、（ａ）はシリアルデータを
示し、（ｂ）は受信クロックを示し、（ｃ）はカウント
開始信号を示し、（ｄ）はカウント停止信号を示し、
（ｅ）は１６進カウンタ１１０のオーバーフローの回数
を示し、（ｆ）はカウントラッチ生成部１０７から出力
されるカウントラッチ信号を示し、（ｇ）は分周値設定
レジスタ３に設定された分周値を示し、（ｈ）は５ビッ
トカウンタ１１２の初期値を示し、（ｉ）はマスクされ
たボーレートクロックを示し、（ｊ）はクロック抑制部
１１４から出力されるクロック停止信号を示し、（ｋ）
は“１６”値比較部１１３から出力される一致検出信号
を示し、（ｌ）は５ビットカウンタ１１２のオーバーフ
ロー信号を示し、（ｍ）はサンプルクロックを示してい
る。

【０１５１】以上のような構成において、例えばシリア
ルデータ（図７（ａ））の１ビット幅内に３０個の受信
クロック（図７（ｂ））が入る場合は、１６進カウンタ
１１０は、カウント開始信号（図７（ｃ））が発生して
からカウント停止信号（図７（ｄ））が発生するまでに
オーバーフロー信号が１回だけ発生し、カウンタ値レジ
スタ１１６の出力（図７（ｅ））は１であり、カウント
停止信号が発生したときに、そのカウント値１４となっ
ている。また、分周値レジスタ３には、カウントラッチ
信号（図７（ｆ））によって分周値として値１が設定さ
れている（図７（ｇ））。

【０１５２】このとき、カウント初期値算出部１１１
は、１６進カウンタ１１０のカウント値とオーバーフロ
ー信号とを基にカウント初期値として値３０が算出され
（図７（ｈ））、その値が５ビットカウンタ１１２に初
期値として３０がロードされ、受信クロックを計数す
る。このとき分周回路１０８は分周値が１であるので、
受信クロックと同じ周波数の信号を出力し、その信号を
クロックゲート回路１１５はそのまま通過させる。

【０１５３】ところが、５ビットカウンタ１１２が受信
クロックを１６個計数した時点で“１６”比較部１１３
が一致検出信号（図７（ｋ））を発生し、クロック抑制
部１１４のクロック停止信号（図７（ｊ））がアクティ
ブとなる。その結果、クロックゲート回路１１５は分周
回路１０８の出力信号を遮断することになる。

【０１５４】その後、５ビットカウンタ１１２が受信ク
ロックを３０個計数した時点で５ビットカウンタ１１２
からオーバーフロー信号（図７（ｌ））が発生し、分周
回路１０８の出力信号を再び通過させることになる。結
局、５ビットカウンタ１１２が受信クロックを３０個数
える間において、１６個を数えるまではクロックゲート
回路１１５は分周回路１０８の出力を通過させ、その後
１４個数えるまでは分周回路１０８の出力を遮断し、以
後その動作を繰り返すことになる。結果的に、シリアル
データの１ビット幅内の分周回路１０８の出力信号が何
個入っても、シリアルデータの１ビット幅内に発生する
ボーレートクロック（図７（ｉ））の個数を１６個に制
限することができる。したがって、１６個のボーレート
クロックの内の８個目のボーレートクロックのタイミン
グでサンプルクロック（図７（ｍ））を発生させるよう
に構成したときに、サンプル位置がシリアルデータの前
のビットと後のビットとでずれることがなくなり、シリ
アルデータを確実にサンプリングすることができる。

【０１５５】この実施の形態によれば、分周の結果、シ
リアルデータの１ビット幅内に１６個以上、例えば３０
個の分周パルスが発生する場合において、３０個の分周
パルスのうち、１６個を超える分周パルスをマスクする
ので、シリアルデータの転送速度が変化しても、常にボ
ーレートクロックをシリアルデータのビット幅内に発生
する個数を１６個にすることが可能であり、シリアルデ
ータを確実に受信できる。

【０１５６】その他の効果は第１の実施の形態と同様で
ある。

【０１５７】なお、上記の各実施の形態では、個数ｐが
１６の例を説明したが、その個数は、任意に設定でき
る。また、特定キャラクタの種類、個数も、上記の実施
の形態に限られることはない。

【０１５８】

【発明の効果】以上のように、本発明はシリアルデータ
の最初の特定キャラクタを受信する際に、その特定キャ
ラクタのスタートビット幅のみを受信クロックで測定
し、シリアルデータのデータ転送速度を自動的に認識す
ることにより、シリアルデータの転送速度を認識した後
は、自身の受信クロックの分周値を調整し、以降は１ビ
ットのデータに対しボーレートクロック１６発中に１回
サンプリングすることにより１ビットデータを格納する
ことにより、データ転送速度の自動認識を可能とし、か
つ低消費電力化が図れる。

【０１５９】また、シリアルデータの最初の特定キャラ
クタからデータキャラクタのビット構成を認識し、受信
したデータのキャラクタ構成を検知し、検知したキャラ
クタ構成に従って受信したデータを補正するので、転送
プロトコルの異なるシリアルデータを自動的に適切な状
態で受信することができる。

【０１６０】また、分周パルスのマスク数を調整してボ
ーレートクロックの個数を常に同一の数に調整すること
によりデータ転送速度の異なるシリアルデータを確実に
受信することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の調歩同期式シリア
ルデータ転送装置のデータ受信回路の構成を示すブロッ
ク図である。

【図２】図１の調歩同期式シリアルデータ転送装置のデ
ータ受信回路のデータ転送速度検出動作を示すタイミン
グ図である。

【図３】図１の調歩同期式シリアルデータ転送装置のデ
ータ受信回路のデータ構造検出動作を示すタイミング図
である。

【図４】スタートビット幅検出・サンプルクロック生成
部の具体構成を示すブロック図である。

【図５】ＡＴ値比較部およびキャラクタ構成補正部の具
体構成を示すブロック図である。

【図６】本発明の第２の実施の形態におけるスタートビ
ット幅検出・サンプルクロック生成部の具体構成を示す
ブロック図である。

【図７】図６の回路の動作を示すタイミング図である。

【図８】従来の調歩同期式シリアルデータ転送装置のデ
ータ受信回路の構成を示すブロック図である。

【符号の説明】

１スタートビット幅検出・サンプルクロック生成部２サンプルクロック制御部３分周値設定レジスタ４ＡＴ値比較部５キャラクタ構成補正部６モード設定レジスタ７ＡＴコマンド外認識制御部８ＵＡＲＴシリアル受信部９リターンコード比較部１０マルチプレクサ１１コントロールレジスタ１２マルチプレクサ１３パラレル受信部１０１スタートビット開始／終了検出部１０５２４進カウンタ１０６カウンタ値レジスタ１０７カウントラッチ生成部１０８分周回路１０９サンプルクロック生成部１１０１６進カウンタ１１１カウント初期値算出部１１２５ビットカウンタ１１３ “１６”値比較部１１４クロック抑制部１１５クロックゲート回路１１６カウンタ値レジスタ１２０クロック数調整部２０１スタートビット検出部２０２カウンタ２０３受信シフトレジスタ２０４比較部２０５ＡＴ値設定部２０６Ａキャラクタ値レジスタ２０７Ｔキャラクタ値レジスタ２０８ＡＴビット７値レジスタ２０９コントロールレジスタ値選択部２１０エラー検出部２１１マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】少なくともスタートビット、データビッ
トおよびストップビットで構成される複数個のキャラク
タからなる一連のシリアルデータを受信する調歩同期式
シリアルデータ転送装置のデータ受信回路であって、前記一連のシリアルデータの先頭に位置する特定キャラ
クタのスタートビットのビット幅のみを受信クロックを
用いて測定することにより、前記一連のシリアルデータ
のデータ転送速度を自動的に認識する転送速度認識手段
と、この転送速度認識手段により認識したデータ転送速
度に対応した分周値で前記受信クロックを分周し前記受
信クロックの分周パルスをボーレートクロックとして出
力する分周手段と、前記ボーレートクロックのｐ個（ｐ
は正整数）毎に１個サンプルクロックを発生するサンプ
ルクロック生成手段を備え、前記サンプルクロックで前
記一連のシリアルデータをサンプリングするようにした
ことを特徴とする調歩同期式シリアルデータ転送装置の
データ受信回路。
【請求項２】少なくともスタートビット、データビッ
トおよびストップビットで構成される複数個のキャラク
タを一連のシリアルデータとして受信する調歩同期式シ
リアルデータ転送装置のデータ受信回路であって、前記一連のシリアルデータの先頭に位置する特定キャラ
クタを構成する複数のデータビットにおいて値が最初に
前記スタートビットと異なる値になるビット位置情報を
格納するレジスタと、前記特定キャラクタのスタートビ
ットとこのスタートビットと連続しかつ同じ値をもった
ビットの合計のビット幅のみを受信クロックを用いて測
定することにより、前記一連のシリアルデータのデータ
転送速度を自動的に認識する転送速度認識手段と、この
転送速度認識手段により認識したデータ転送速度に対応
した分周値で前記受信クロックを分周し前記受信クロッ
クの分周パルスをボーレートクロックとして出力する分
周手段と、前記ボーレートクロックのｐ個（ｐは正整
数）毎に１個サンプルクロックを発生するサンプルクロ
ック生成手段とを備え、前記サンプルクロックで前記一
連のシリアルデータをサンプリングするようにしたこと
を特徴とする調歩同期式シリアルデータ転送装置のデー
タ受信回路。
【請求項３】受信したデータがあらかじめ設定された
複数個の特定キャラクタのいずれかに対応する値かどう
かを判定することにより特定キャラクタを認識する判定
手段と、前記判定手段によって認識されたｍ個（ｍは２
以上の整数）の特定キャラクタを格納するｍ個のキャラ
クタ値レジスタと、前記ｍ個のキャラクタ値レジスタに
格納された前記ｍ個の特定キャラクタの最終ビットの値
をそれぞれ格納するｍビットの最終ビット値レジスタ
と、受信したデータのキャラクタ構成を設定するコント
ロールレジスタと、前記ｍビットの最終ビット値レジス
タに格納された値から複数のキャラクタ構成のいずれか
を選択し、選択したキャラクタ構成に対応して前記コン
トロールレジスタに設定する値を自動的に変更するコン
トロールレジスタ値選択手段と、前記コントロールレジ
スタに格納された値に基づき、ｍ個の特定キャラクタの
組み合わせに対応したキャラクタ構成に従って前記受信
したデータを補正する補正手段とをさらに備えた請求項
２記載の調歩同期式シリアルデータ転送装置のデータ受
信回路。
【請求項４】分周手段は、受信クロックの分周値が、
認識したデータ転送速度に対応した値１／ｎ（ｎは整
数）に設定されることによって、前記ボーレートクロッ
クを一連のシリアルデータの１ビットにｐ個（ｐは正整
数）の割合により近い個数だけ発生するようにした請求
項１または２記載の調歩同期式シリアルデータ転送装置
のデータ受信回路。
【請求項５】分周手段は、シリアルデータの１ビット
期間に入る分周パルスの個数ｑがｐ個以上となるように
分周値が設定され、前記分周手段による分周パルスの通過・遮断を切り替え
るクロックゲート手段と、前記シリアルデータの１ビッ
ト期間に入るｑ個の分周パルスのうち、ｐ個を超える分
周パルスを遮断することにより前記ｑ個の分周パルスの
うちｐ個の分周パルスを前記クロックゲート手段からボ
ーレートクロックとして出力させるクロック数調整手段
とをさらに備えたことを特徴とする請求項４記載の調歩
同期式シリアルデータ転送装置のデータ受信回路。
【請求項６】一連のシリアルデータを受信している際
に、最後のキャラクタであることを示す他の特定キャラ
クタを検出する比較手段をさらに備え、転送速度認識手
段は前記比較手段の出力に応答して前記一連のシリアル
データの受信が完了したと認識し、次の一連のシリアル
データの受信に応答してデータ転送速度の認識を再開す
ることを特徴とする請求項１または２記載の調歩同期式
シリアルデータ転送装置のデータ受信回路。
【請求項７】転送されるシリアルデータのキャラクタ
が、データ転送速度の自動調整が必要なキャラクタか、
予め決められたデータ転送速度で送られてきたキャラク
タかを指定するレジスタをさらに備え、転送速度認識手
段は前記レジスタの設定値に基づき、転送されてきたシ
リアルデータのキャラクタが、データ転送速度の自動調
整が必要なキャラクタであるときにのみ一連のシリアル
データのデータ転送速度を自動的に認識するようにした
ことを特徴とする請求項１または２記載の調歩同期式シ
リアルデータ転送装置のデータ受信回路。