JP2513799B2 - パタ―ン検出回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 例えば移動無線システムで使用するパターン検出回路
に関し、 パターン検出回路の小型化，低消費電力化を図ること
を目的とし、 入力するモード切替信号に対応してデイジタル信号ま
たはＮビットのシフトレジスタの最終段出力および第１
のクロックまたは該第１のクロックよりＮ倍以上高速の
第２のクロックに切り替えるモード切替手段と、検出停
止信号が入力した時、該デイジタル信号および第１のク
ロックに切り替えるモード切替信号と指定パターンの送
出を停止させるストップ信号とを送出し，検出開始信号
が入力した時、該シフトレジスタの最終段出力および第
２のクロックに切り替えるモード切替信号と指定パター
ンの送出を開始させるスタート信号とを送出すると共
に，入力する該第２のクロックのカウントを開始し,Nカ
ウントした時に終了信号を送出する制御部と、該スター
ト信号が入力した時に該第２のクロックに同期した該指
定パターンを送出し，該ストップ信号が入力した時に該
指定パターンの送出を停止するパターン発生手段と、入
力する該デイジタル信号または最終段出力を該第１のク
ロックまたは第２のクロックを用いてシフトして出力す
るシフトレジスタと、該シフトレジスタの出力と該指定
パターンとを照合し，該終了信号が入力した時点の照合
結果と予め与えられた誤り許容数とを比較して対応する
判定結果を送出する判定手段とを有する様に構成する。

〔産業上の利用分野〕

本発明は，例えば移動無線システムで使用するパター
ン検出回路に関するものである。

一般に、移動無線システムの様に回線品質のよくない
状態でも使用するシステムにおいては，フレーム同期パ
ターンを検出する際にｎビット誤っていても同期パター
ンと判定して受信率の低下を防ぐ方法が取られている。

自動車電話システムの場合、使用周波数の切替命令を
基地局から移動局に送出する際，例えば16ビットのフレ
ーム同期パターンと切替命令とを結合して所定回数連続
して送出する。移動局では，例えば１ビット誤ってもフ
レーム同期パターン検出と判定する。尚、上記のフレー
ム同期パターンは複数種類あり，どのパターンが送られ
るかは基地局から指定される。

さて、この様なパターン検出回路としては、複数種類
のパターンが検出可能で，しかも移動機器の小型化に対
応して小型化，低消費電力化を図る必要がある。

〔従来の技術〕

第４図は従来例のブロック図，第５図は第４図の動作
説明図を示す。以下，第５図を参照して第４図の動作を
説明する。尚，正規のフレーム同期パターンは10010011
00110110の16ビットパターンであるが,1ビット誤っても
フレーム同期パターン検出（以下，パターン検出と省略
する）と見なす。

先ず、デコーダは17個もうけるが，デコーダ１〜16は
第５図に示す様に16ビットパターンのうちの１ビット誤
ったパターンを検出するためのもので、デコーダ17は正
しいパターンを検出する為のものである。尚、第５図中
の数字の上の点はその部分が誤っていることを示す。

次に、16ビットシフトレジスタ18に加えたれたデータ
は，これから抽出されたクロック（以下,CKと省略す
る）で１ビットずつシフトされるごとに出力されてデコ
ーダ１〜デコーダ17に加えられる。一方，これらのデコ
ーダはそれぞれ第５図の右側に示す様なパターンを内蔵
しているので，入力したデータが内蔵のパターンと一致
するか否かをチェックし，一致したら，例えば１をORゲ
ート19を介して出力するので,1が出力されればパターン
検出と判る。

尚、上記はパターン検出をハード的に行う場合である
が,CPU（図示せず）を用いてシフト的に行わせることも
可能である。

〔発明が解決しようとする課題〕

ここで、パターン検出をハード的に行う場合、検出す
べきパターンが複数種類あると，更にその種類の分だけ
デコーダを増加させなければならず，回路規模が大きく
なる。一方、ソフト的に行う場合、CPUは入力データ中
のパターンを常時，比較しなければならないので稼動率
が高くなり，これに伴って消費電力が大きくなる。

即ち、回路規模が大きくなったり，または消費電力が
大きくなると云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２は入力するモード切替信号に対応してデイジ
タル信号またはＮビットのシフトレジスタの最終段出力
および第１のクロックまたは該第１のクロックよりＮ倍
以上高速の第２のクロックに切り替えるモード切替手段
で、３は検出停止信号が入力した時、該デイジタル信号
および第１のクロックに切り替えるモード切替信号と指
定パターンの送出を停止させるストップ信号とを送出
し，検出開始信号が入力した時、該シフトレジスタの最
終段出力および第２のクロックに切り替えるモード切替
信号と指定パターンの送出を開始させるスタート信号と
を送出すると共に，入力する該第２のクロックのカウン
トを開始し,Nカウントした時に終了信号を送出する制御
部である。

また、４は該スタート信号が入力した時に該第２のク
ロックに同期した該指定パターンを送出し，該ストップ
信号が入力した時に該指定パターンの送出を停止するパ
ターン発生手段で、５は入力する該デイジタル信号また
は最終段出力を該第１のクロックまたは第２のクロック
を用いてシフトして出力するシフトレジスタであり、６
は該シフトレジスタの出力と該指定パターンとを照合
し，該終了信号が入力した時点の照合結果と予め与えら
れた誤り許容数とを比較して対応する判定結果を送出す
る判定手段である。

〔作用〕 本発明は制御手段３に検出停止信号が入力すると、モ
ード切替手段２を通ったデイジタル信号が第１のクロッ
クによりＮビットのシフトレジスタ５に１ビットずつ取
り込まれる。しかし、検出開始信号が加えられると、そ
の以降最新のデータが１ビット取り込まれ，最新のＮビ
ット（シフトレジスタに保持されている）について，次
のデータ１ビットが入力するまでにパターン検出を行
う。

先ず、制御手段３は検出開始信号入力以降，最初に入
力した第１のクロックを利用して生成したモード切替信
号をモード切替手段２に送出するので，この切替手段は
第２のクロック（第１のクロックよりＮ倍以上高速）を
シフトレジスタ５に供給すると共に，最終段出力がルー
プバックして入力する様に切り替える。

また、パターン発生手段４にスタート信号を送出して
第２のクロックに同期した該指定パターンを１ビットず
つ出力させる。更に、制御手段３は入力する第２のクロ
ックのカウントを開始し，カウント値がＮになると終了
信号を送出すると共に，モード切替信号をモード切替手
段２へ送出し，第１のクロックによりデイジタル信号を
シフトレジスタへ入力する様に切り替える。

次に、シフトレジスタから第２のクロックに同期して
出力させるデータパターンとパターン発生手段４からの
指定パターンとが判定手段６で１ビットずつ比較される
が、制御手段からの終了信号が入力すると不一致数の合
計と予め与えられた誤り許容数とを比較して合計不一致
数が誤り許容数より小であれば指定パターンが検出でき
るとする。

尚、不一致数が誤り許容数よりも大きければ，新しい
デイジタル信号を１ビットシフトレジスタに取り込ん
で，上記と同じ動作を繰り返させる。

これにより，パターン検出回路の小型化，低消費電力
化が図られる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２
図の動作説明図を示す。尚、第３図の左側の符号は第２
図中の同じ符号の部分の波形を示す。

ここで、データマルチプレクサ21,クロックマルチプ
レクサ22はモード切替手段２の構成部分、制御器は制御
手段３の構成部分、パターン発生器41はパターン発生手
段４の構成部分、EX−ORゲート61,カウンタ62,比較器63
は判定手段６の構成部分を示す。以下，誤り許容数が1,
N＝16として第３図を参照して第２図の動作を説明す
る。

尚、第１のクロック（以下,CK₁と省略する）はデイジ
タル信号から抽出したクロックで、第２のクロック（以
下,CK₂と省略する）はCK₁よりも20倍高速とする。

（１） 検出停止信号入力の時 この信号が制御器31に入力するとデータパターンが指
定パターン（以下，同期パターンと云う）と一致してい
るか否かの比較は行われない。

即ち、制御器は検出断信号が入力してから最初に入力
したCK₁の立上りを検出して生成したモード切替信号で
データマルチプレクサ（以下,DMPXと省略する）21,クロ
ックマルチプレクサ（以下,CMPXと省略する）22を入力
モード側（Ａ側）に切り替え,CK₁の立上りに同期して新
しいデータを順次，シフトレジスタに取り込ませる（第
３図−〜参照）。

（２） 検出開始信号入力の時 制御器31は検出開始信号が入力してから最初に入力し
た最新のデータ１ビットをシフトレジスタに取り込ま
せ，その時の最新の16ビット（シフトレジスタに保持さ
れている）について同期パターンと一致するか否かを判
定する。

即ち、制御器31から上記と同様に検出開始信号が入力
してから最初に入力したCK₁の立上りを利用して生成し
たモード切替信号をDMPX21,CMPX22に送出してパターン
検出モード側（Ｂ側）に切り替える。これにより、CK₁
の16倍以上（例えば,20倍）の速度を持つCK₂がシフトレ
ジスタ５に供給されると共に，このシフトレジスタはル
ープバック接続される。

そこで、シフトレジスタ５はCK₂に同期して動作し，
最終段出力をパターン照合用のEX−ORゲート61に送出す
ると共に，入力側にループバックするので16ビットシフ
ト終了時には検出開始信号入力時の状態に戻る。

尚、第３図−に示すｂの部分はCK₂の周波数がCK₁の
それの20倍の為に生じた4CK₂分の隙間である。また、制
御器31からのスタート信号がパターン発生器41に入力
し，指定パターンがCK₂に同期して１ビットずつEX−OR
ゲート61に入力する。更に、第３図−′のデータ０〜
データ15のパターンを第３図−″に示す様に10010010
00110110とする（第３図−〜，′，′，′，
″参照）。

さて、EX−ORゲート61ではシフトレジスタ５の出力と
パターン発生器41の出力との照合を行い，異なるビッ
ト，即ち誤りビットの時は１を出力するので，その数を
カウンタ62でカウントし，カウント値を比較器63に加え
る。比較器ではカウント値と予め設定してある誤り許容
数の比較を行うが，制御器31よりの16ビットカウント終
了を示す終了信号が入力した時にカウント値が誤り許容
数の１以内であればデータパターンは同期パターンと一
致，即ち同期パターン検出と判定する。

また，制御器31での16ビットカウント終了によりモー
ド切替信号をDMPX,CMPXとも入力モード側（Ａ側）に切
り替える。

一方、比較器63からの判定結果を判定結果を割込信号
としてCPU7に送出することにより，それまで停止してい
たCPUを動作させ，同期パターンに続くデータの抽出，
処理を行わせると共に，ここから検出断信号を制御器に
送出させる（第３図−〜参照）。

もし、カウント値が１以上であれば、制御器31に対し
検出開始信号が入力されたままになって降り，次のデー
タ１ビットをシフトレジスタに加えると共に,CK₁の立う
えを検出し，再びモード切替信号を切り替え,DMPX,CMPX
をパターン検出モード側（Ｂ側）に切り替えて，新しい
16ビトに対して（２）項を繰り返す。

これにより、多数のデコーダが不要となり，またCPU
は同期パターンの検出後動作すればよいので，小型化，
低消費電力化が図られる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば小型化，低消
費電力化を図れると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図は第２図の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２はモード切替手段、 ３は制御手段、 ４はパターン発生手段、 ５はシフトレジスタ、 ６は判定手段を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力するモード切替信号に対応してデイジ
   タル信号またはＮビット（Ｎは正の整数）のシフトレジ
   スタ（５）の最終段出力および第１のクロックまたは該
   第１のクロックよりＮ倍以上高速の第２のクロックに切
   り替えるモード切替手段（２）と、 検出停止信号が入力した時、該デイジタル信号および第
   １のクロックに切り替えるモード切替信号と指定パター
   ンの送出を停止させるストップ信号とを送出し， 検出開始信号が入力した時、該シフトレジスタの最終段
   出力および第２のクロックに切り替えるモード切替信号
   と指定パターンの送出を開始させるスタート信号とを送
   出すると共に，入力する該第２のクロックのカウントを
   開始し,Nカウントした時に終了信号を送出する制御部
   （３）と、 該スタート信号が入力した時に該第２のクロックに同期
   した該指定パターンを送出し，該ストップ信号が入力し
   た時に該指定パターンの送出を停止するパターン発生手
   段（４）と、 入力する該デイジタル信号または最終段出力を該第１の
   クロックまたは第２のクロックを用いてシフトして出力
   するシフトレジスタ（５）と、 該シフトレジスタの出力と該指定パターンとを照合し，
   該終了信号が入力した時点の照合結果と予め与えられた
   誤り許容数とを比較して対応する判定結果を送出する判
   定手段（６）とを有することを特徴とするパターン検出
   回路。