JP2000132209A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 先頭コードの判定処理、受信データのサムチ
ェックコードの判定データの生成、サムチェックコード
の生成に関して処理を工夫することで、ＰＬＣのデータ
通信に関わる処理時間の削減を図る。 【解決手段】 先頭コードの判定処理、受信データのサ
ムチェックコードの判定データの生成、サムチェックコ
ードの生成を、それぞれ論理回路１０６、１１０、１１
４により、ＤＭＡ転送中に並列処理で行う。例えば、先
頭コード検出回路部１０６は先頭コード比較データを格
納するレジスタと、ＤＭＡＣがＳＩＯの受信データをリ
ードしメモリへライトしているデータの先頭コードを保
持するレジスタと、これらレジスタのデータの値が一致
したならば先頭コード一致割込信号をアクティブ側にす
る比較器とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、汎用シリアル通
信ポートを有する計算機または専用プログラミングツー
ルとの間でシリアル通信ポートを介して、データ授受を
行ない、シーケンス演算専用ＬＳＩを有するプログラマ
ブルコントローラ（以下、ＰＬＣと略す）に関する。

【０００２】

【従来の技術】従来、ＰＬＣが設置される制御盤内に
は、電磁スイッチ接点等のノイズ発生源があるため、シ
リアル通信ケーブルを介して通信するデータがノイズの
影響を受け、データ化け（データの変質）が発生すると
いう問題がある。また、通信ポートに設けられるコネク
タは、ＰＬＣ動作時にも着脱操作が可能であるため、Ｐ
ＬＣ動作時のコネクタの着脱時にも誤ったシリアルデー
タがＰＬＣに入力される。そのため、従来では、ノイズ
等によるデータ化けを判断し、データの信頼性向上のた
めに、図４に示すような送受信データフォーマットに従
い、通信を行なっている。

【０００３】図４に示す先頭コードは、送受信データの
先頭を示す８ビットのバイナリコードであり、転送バイ
ト数は、次のデータ部のバイト数ｎ（ｎは１以上の整
数）を示す。サムチェックコードはデータ部の全データ
を集計（加算）し、桁上げを切り捨てた値である。

【０００４】従来の送信データの生成のためのソフトウ
ェア処理による処理手順を図５のフローチャートに示
し、従来の受信データの判定のためのソフトウェア処理
による処理手順を図６のフローチャートに示す。

【０００５】図５に示すように、送信データ生成では、
まずデータ部を生成し（ステップＳ５０１）、データ部
の転送バイト数ｎを算出し（ステップＳ５０２）、デー
タ部の全データの加算を行なってサムチェックコードを
生成し（ステップＳ５０３）、次に図４の送受信データ
フォーマットに従い、送信データテーブルを生成する
（ステップＳ５０４）。

【０００６】このあと、ＤＭＡ（ダイレクトメモリアク
セス）コントローラ（以下、ＤＭＡＣと略す）に、上記
送信データテーブルのメモリ上のアドレス、転送バイト
数を設定し、ＤＭＡＣを起動することで、メモリにある
送信データテーブルの先頭から、シリアル入出力コント
ローラ（以下、ＳＩＯと略す）へのＤＭＡ転送が行なわ
れ、送信処理が完了する。

【０００７】データ受信処理の開始は、ＳＩＯがデータ
受信を行なうと、割込みコントローラ（以下、ＩＣと略
す）経由でＣＰＵ（中央演算処理装置、プロセッサ）に
対して割込みが発生する。

【０００８】図６に示すように、この割込み処理の中に
おいて、データが先頭コードか否かの判定を行なう（ス
テップＳ６０１）。先頭コードであった場合には、次の
受信データは転送バイト数と判断し、次のデータ受信
後、ＤＭＡＣに転送バイト数とデータを格納するメモリ
上のアドレスを設定して、ＤＭＡＣを起動することで、
転送バイト数分のデータとサムチェックコードを受信
し、これらをメモリへ格納する（ステップＳ６０２）。
全データ受信後、データ部を加算し（ステップＳ６０
３）、その結果（サムチェックコード比較データとい
う）を上記受信したサムチェックコードと比較して、受
信したデータに異常がないか否かを判断している（ステ
ップＳ６０４）。そして、異常があると判断した場合
は、所定の異常処理を行っている（ステップ６０５）。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ような従来技術では、ノイズによる無効データを受信時
にも、正しい先頭コードを受信するまで判定を行なって
おり（図６のＳ６０１参照）、そのためソフトウェアに
よる判定処理が大きくなる傾向があり、通信ボーレート
（転送速度）を上げられない、あるいは本来のシーケン
ス演算以外にかかるベースタイムを小さくできないとい
う解決すべき第１の課題があった。

【００１０】また、上述のような従来技術では、全受信
データ受信後に受信データを演算して、サムチェックコ
ードと一致するか否かの判定を行なっていたので（図６
のＳ６０２〜Ｓ６０４参照）、ソフトウェア処理が大き
くなる傾向があり、そのため通信ボーレートを上げられ
ない、あるいは本来のシーケンス演算以外にかかるベー
スタイムを小さくできないという解決すべき第２の課題
があった。

【００１１】さらに、上述のような従来技術では、送信
データ送信前に送信データを演算して、サムチェックコ
ードを生成していたため（図５のＳ５０２、Ｓ５０３参
照）、サムチェックコード生成のソフトウェア処理が大
きくなる傾向があり、そのため、通信ボーレートを上げ
られない、あるいは本来のシーケンス演算以外にかかる
べースタイムを小さくできないという解決すべき第３の
課題があった。

【００１２】そこで、本発明の第１の目的は、上記の第
１の課題を解決すべく、先頭コードの判定処理をＤＭＡ
転送中に処理を行うことで、ＰＬＣのデータ通信に関わ
る処理時間を短縮することにある。

【００１３】また、本発明の第２の目的は、上記の第２
の課題を解決すべく、受信データのサムチェックコード
の判定データの生成をＤＭＡ転送中に処理を行うこと
で、ＰＬＣのデータ通信に関わる処理時間を短縮するこ
とにある。

【００１４】さらにまた、本発明の第３の目的は、上記
の第３の課題を解決すべく、サムチェックコードの生成
をＤＭＡ転送中に処理を行うことで、ＰＬＣのデータ通
信に関わる処理時間を短縮することにある。

【００１５】

【課題を解決するための手段】上記第１の目的を達成す
るため、請求項１の発明は、汎用シリアル通信ポートを
有する計算機または専用プログラミングツールとの間で
シリアル通信ポートを介して、データ授受を行ない、シ
リアル通信機能を持ったシーケンス演算専用ＬＳＩを有
するプログラマブルコントローラにおいて、シリアル通
信ポートからの受信データのノイズに対するデータ信頼
性向上に用いる先頭コードの判定を、受信データのダイ
レクトメモリアクセス転送中に行う先頭コード検出用論
理回路を有することを特徴とする。

【００１６】上記第２の目的を達成するため、請求項２
の発明は、汎用シリアル通信ポートを有する計算機また
は専用プログラミングツールとの間でシリアル通信ポー
トを介して、データ授受を行ない、シリアル通信機能を
持ったシーケンス演算専用ＬＳＩを有するプログラマブ
ルコントローラにおいて、シリアル通信ポートからの受
信データのノイズに対するデータ信頼性向上に用いるサ
ムチェックコードとの比較データ生成を、受信データの
ダイレクトメモリアクセス転送中に行う受信サムチェッ
ク用論理回路を有することを特徴とする。

【００１７】上記第３の目的を達成するため、請求項３
の発明は、汎用シリアル通信ポートを有する計算機また
は専用プログラミングツールとの間でシリアル通信ポー
トを介して、データ授受を行ない、シリアル通信機能を
持ったシーケンス演算専用ＬＳＩを有するプログラマブ
ルコントローラにおいて、シリアル通信ポートへの送信
データに含む送信データのノイズに対するデータ信頼性
向上に用いるサムチェックコードの生成を、送信データ
のダイレクトメモリアクセス転送中に行う送信サムチェ
ック用論理回路を有することを特徴とする。

【００１８】上記第１〜第３の目的を全て達成するた
め、請求項４の発明は、汎用シリアル通信ポートを有す
る計算機または専用プログラミングツールとの間でシリ
アル通信ポートを介して、データ授受を行ない、シリア
ル通信機能を持ったシーケンス演算専用ＬＳＩを有する
プログラマブルコントローラにおいて、シリアル通信ポ
ートからの受信データのノイズに対するデータ信頼性向
上に用いる先頭コードの判定を、受信データのダイレク
トメモリアクセス転送中に行う先頭コード検出用論理回
路と、シリアル通信ポートからの受信データのノイズに
対するデータ信頼性向上に用いるサムチェックコードと
の比較データ生成を、受信データのダイレクトメモリア
クセス転送中に行う受信サムチェック用論理回路と、シ
リアル通信ポートへの送信データに含む送信データのノ
イズに対するデータ信頼性向上に用いるサムチェックコ
ードの生成を、送信データのダイレクトメモリアクセス
転送中に行う送信サムチェック用論理回路とを具備する
ことを特徴とする。

【００１９】ここで、好ましくは、請求項１または４に
おいて、前記先頭コード検出用論理回路は、先頭コード
の検出を開始する前に先頭コード比較データをデータバ
スから取り込み格納する第１のレジスタと、ＤＭＡＣが
ＳＩＯの受信データをリードしメモリへライトしている
データの先頭コードを前記データバスから取り込み保持
する第２のレジスタと、前記第１のレジスタのデータと
前記第２のレジスタデータの値が一致したならば先頭コ
ード一致割込信号をアクティブ側にする比較器とを有
し、前記シーケンス演算専用ＬＳＩのＣＰＵは、前記コ
ード一致割込信号の割込み要求により先頭コードを受信
したと判断して、ソフトウェアにより、受信データの格
納処理を開始することを特徴とすることができる。

【００２０】また、好ましくは、請求項２または４の記
載において、前記受信サムチェック用論理回路は、デー
タバスとレジスタの出力が入力されこれらの入力データ
の加算結果を出力する加算器と、前記データバスと前記
加算器の加算結果の出力とを切り替え前記受信データの
ダイレクトメモリアクセス転送中に前記加算結果の出力
をセレクトするセレクタと、該セレクタの出力に接続し
てＤＭＡＣがＳＩＯの受信データをリードし外部メモリ
へライトしているタイミングで１度だけ、前記セレクタ
を通じて前記加算結果である入力データを取り込む前記
レジスタとを有し、前記シーケンス演算専用ＬＳＩのＣ
ＰＵは、前記ＤＭＡＣによる受信データの転送が転送バ
イト数完了後に、前記レジスタのデータであるサムチェ
ックコード比較データと受信したサムチェックコードと
をソフトウェアによって比較することでデータの真偽を
判断することを特徴とすることができる。

【００２１】さらに、好ましくは、請求項３または４に
おいて、前記送信サムチェック用論理回路は、データバ
スとレジスタの出力が入力されこれらの入力データの加
算結果を出力する加算器と、前記データバスと前記加算
器の加算結果の出力とを切り替え前記送信データのダイ
レクトメモリアクセス転送中に前記加算結果の出力をセ
レクトするセレクタと、該セレクタの出力に接続してＤ
ＭＡＣがＳＩＯの受信データをリードし外部メモリへラ
イトしているタイミングで１度だけ、前記セレクタを通
じて前記加算結果である入力データを取り込む前記レジ
スタとを有し、前記ＤＭＡＣによる送信データの転送が
転送バイト数完了後に前記レジスタのデータがサムチェ
ックコードとなり、前記シーケンス演算専用ＬＳＩのＣ
ＰＵは、ソフトウェアにより前記レジスタのデータを読
み出し、読み出したサムチェックコードの送信処理を行
うことを特徴とすることができる。

【００２２】（作用）本発明は、本来、シリアル通信デ
ータのデータ信頼性の向上のために、通信データ中に先
頭コードとサムチェックコードを付加しているが、先頭
コードの判定とサムチェックコードの生成とを論理回路
によって他の処理と並列で処理を行えば、処理時間を改
善できるということに着目したものである。

【００２３】このため、請求項１の発明では、シリアル
データ送受信機能を持ったシーケンス演算専用ＬＳＩを
有するプログラマブルコントローラにおいて、シリアル
通信ポートからの受信データのノイズに対するデータ信
頼性向上に用いる先頭コードの判定処理をＤＭＡ転送中
に論理回路により並列処理で行うようにしているので、
ソフトウェアによる判定処理とその時間を削減すること
ができる。

【００２４】また、請求項２の発明では、シリアルデー
タ送受信機能を持ったシーケンス演算専用ＬＳＩを有す
るプログラマブルコントローラにおいて、シリアル通信
ポートからの受信データのノイズに対するデータ信頼性
向上に用いるサムチェックコードとの比較データ生成の
処理をＤＭＡ転送中に論理回路により並列処理で行うよ
うにしているので、ソフトウェアによる比較データ生成
処理がなくなり、判定処理とその時間を削減することが
できる。

【００２５】さらに、請求項３の発明では、シリアルデ
ータ送受信機能を持ったシーケンス演算専用ＬＳＩを有
するプログラマブルコントローラにおいて、シリアル通
信ポートへの送信データに含む送信データのノイズに対
するデータ信頼性向上に用いるサムチェックコードの生
成処理をＤＭＡ転送中に論理回路により並列処理で行う
ようにしているので、ソフトウェアによる送信サムチェ
ックコードの生成処理とその時間を削減することができ
る。

【００２６】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００２７】（全体のシステム構成例）本発明の第１、
第２および第３の各実施形態に適用されるプログラマブ
ルコントローラの構成を図１を参照して説明する。図１
はプログラマブルコントローラのシリアル通信回路の構
成を示す。ここで、１００は演算専用ＬＳＩ（大規模集
積回路）であり、ＣＰＵ１０１、ＩＣ（割込コントロー
ラ）１０２、ＤＭＡＣ（ダイレクトメモリアクセスコン
トローラ）１０３、ＳＩＯ（シリアル入出力コントロー
ラ）１０４、先頭コード検出回路部１０６、受信サムチ
ェック回路部１１０、および送信サムチェック回路部１
１４を有する。ＣＰＵ１０１、ＩＣ１０２、ＤＭＡＣ１
０３、ＳＩＯ１０４のデータ入出力ポートは、１つのテ
ータバス１０５によって構成されている。外部メモリ１
３０はＳＩＯ１０４が送受信するデータを格納するため
のメモリである。

【００２８】先頭コード検出回路部１０６はレジスタ１
０７、１０８および比較器１０９を有し、受信サムチェ
ック回路部１１０は加算器１１１とセレクタ１１２とレ
ジスタ１１３を有し、送信サムチェック回路部１１４は
加算器１１５とセレクタ１１６とレジスタ１１７を有し
ていて、これら回路部１０６、１１０、１１４はそれぞ
れ本発明に係る論理回路に相当する。

【００２９】（第１の実施の形態）次に、本発明の第１
の目的を達成し得る本発明の第１の実施形態について説
明する。

【００３０】図１の先頭コード検出回路部１０６の第１
レジスタ１０７は、先頭コード比較データを格納するレ
ジスタであり、データバス１０５上のデータが入力さ
れ、ソフトウェアにより書き込みが可能である。また、
ソフトウェアにより、レジスタ１０７に先頭コードの検
出を開始する前に先頭コード比較データを第１レジスタ
１０７に書き込む必要がある。ＣＰＵ１０１からデータ
バス１０５を介して書き込み可能なこの第１レジスタ１
０７を設けることで、先頭コード比較データデータを可
変にすることができる。

【００３１】第２レジスタ１０８は、ＤＭＡＣ１０３が
ＳＩＯ１０４の受信データをリード（読み出し）し、メ
モリ１３０へライト（書き込み）しているデータ（先頭
コード）を同時にデータバス１０５から取り込み、保持
するレジスタである。比較器１０９は第１のレジスタ１
０７のデータと第２のレジスタ１０８のデータの値が一
致したならば、先頭コード一致割込信号をアクティブ側
にする。この出力信号（先頭コード一致割込信号の割込
み要求）１２１は比較器１０９からＩＣ１０２へ入力さ
れ、ＩＣ１０２はＣＰＵ１０１への割込み要求信号をア
クティブ側にする。この割り込み要求信号により、ＣＰ
Ｕ１０１は先頭コードを受信したと判断して、ソフトウ
ェアにより、受信データの格納処理を開始する。

【００３２】以上述べたように、本発明の第１の実施形
態によれば、シリアル通信ポートからの受信データのノ
イズに対するデータ信頼性向上に用いる先頭コードの判
定処理を、ＤＭＡ転送中に、論理回路である先頭コード
検出回路部１０６により並列処理で行うので、ソフトウ
ェアによる判定処理とその時間を削減することができ
る。

【００３３】（第２の実施の形態）次に、本発明の第２
の目的を達成し得る本発明の第２の実施形態について説
明する。

【００３４】図１の受信サムチェック回路部１１０の加
算器１１１には、データバス１０５とレジスタ１１３の
出力が入力されており、これらの入力データの加算結果
が加算器１１から出力される。レジスタ１１３はＤＭＡ
Ｃ１０３がＳＩＯ１０４の受信データをリードし、外部
メモリ１３０へライトしているタイミングで１度だけ、
上記加算結果である入力データをセレクタ１１２を通じ
て取り込む。これにより、レジスタ１１３にサムチェッ
クコードと比較するデータ（サムチェックコード比較デ
ータ）が生成される。

【００３５】また、データバス１０５と上記加算結果の
出力とを切り替えるセレクタ１１２がレジスタ１１３の
前段にあり、ＤＭＡ転送中に上記加算結果の出力がセレ
クタ１１２によりセレクト（選択）され、レジスタ１１
３へ送られる。更に、レジスタ１１３の出力がデータバ
ス１０５にも接続されており、データバス１０５を通じ
て、レジスタ１１３に対して、ＣＰＵ１０１による初期
値の設定とデータ（サムチェックコード比較データ）の
読み出しが可能となる。

【００３６】次に、ＤＭＡＣ１０３による受信データの
転送が転送バイト数完了後に、ＣＰＵ１０１はレジスタ
１１３のデータ（サムチェックコード比較データ）と受
信したサムチェックコードとをソフトウェアによって比
較することで、データの真偽を判断する。

【００３７】図２のフローチャートは上述の第２の実施
形態におけるデータ受信処理手順の流れを示す。

【００３８】論理回路である先頭コード検出回路部１１
６からの先頭コード一致割り込みにより、ＣＰＵ１０１
は先頭コードを受信したことを判断して、ソフトウェア
により、データ部を受信して、ＤＭＡＣ１０３に転送バ
イト数とデータを格納するメモリ１３０上のアドレスを
設定し、ＤＭＡＣ１０３を起動することで、転送バイト
数分のデータとサムチェックコードを受信し、これらデ
ータとコードをメモリ１３０へ格納する。また、上述の
ように、このデータ部の受信処理と並行して、論理回路
である受信サムチェック回路部１１０により、受信した
データ部を加算することでサムチェックコード比較デー
タを同時に生成する（ステップＳ２０１）。

【００３９】ＣＰＵ１０１はソフトウェアにより、受信
サムチェック回路部１１０で生成されたサムチェックコ
ード比較データと上記受信したサムチェックコードとを
比較して、受信したデータに異常がないか否かを判断し
（ステップＳ２０２）、異常があると判断した場合に
は、所定の異常処理を行う（ステップＳ２０３）。この
異常処理の内容は従来と同様であり、周知技術であるの
でその説明は省略する。

【００４０】以上述べたように、本発明の第２の実施形
態によれば、シリアル通信ポートからの受信データのノ
イズに対するデータ信頼性向上に用いるサムチェックコ
ードとの比較データ生成の処理を、ＤＭＡ転送中に、論
理回路である受信サムチェック回路部１１０により並列
処理で行うので、ソフトウェアによる比較データ生成処
理がなくなり、判定処理とその時間を削減することがで
きる。

【００４１】（第３の実施の形態）次に、本発明の第３
の目的を達成し得る本発明の第３の実施形態について説
明する。

【００４２】図１の送信サムチェック回路部１１４の加
算器１１５には、データバス１０５とレジスタ１１７の
出力が入力されており、これらの入力データの加算結果
が加算器１１５から出力される。レジスタ１１７はＤＭ
ＡＣ１０３が外部メモリ１３０の送信データをリード
し、ＳＩＯ１０４へライトしているタイミングで１度だ
け、上記加算結果である入力データをセレクタ１１６を
通じて取り込む。

【００４３】また、データバス１０５と上記加算結果の
出力を切り替えるセレクタ１１６がレジスタ１１７の前
段にあり、ＤＭＡ転送中に上記加算結果の出力がセレク
ト（選択）されてレジスタ１１７へ送られる。更に、レ
ジスタ１１７の出力がデータバス１０５に接続されてお
り、データバス１０５を介して、レジスタ１１７に対し
てＣＰＵ１０１による初期値の設定とデータの読み出し
が可能である。

【００４４】ＤＭＡＣ１０３による送信データの転送が
転送バイト数完了後にレジスタ１１７のデータがサムチ
ェックコードとなり、ソフトウェアによりＣＰＵ１０１
はレジスタ１１７のデータを読み出し、サムチェックコ
ードの送信処理を行う。

【００４５】本発明の第３の実施の形態における上記デ
ータ送信の処理の流れを図３のフローチャートに示す。

【００４６】まず、データ部を生成し（ステップＳ３０
１）、データ部の転送バイト数ｎを算出し（ステップＳ
３０２）、図４の送受信データフォーマットに従い、サ
ムチェックコードを除いた送信データテーブルを生成す
る（ステップＳ３０３）。

【００４７】次に、ＤＭＡＣ１０３に、上記送信データ
テーブルのメモリ１３０上のアドレス、転送バイト数を
設定し、ＤＭＡＣ１０３を起動することで、メモリ１３
０にある送信データテーブルの先頭から、ＳＩＯ１０４
へのＤＭＡ転送が行なわれ、送信データテーブルの送信
が開始される。また、上述のように、このデータ部の送
信処理と並行して、論理回路である送信サムチェック回
路部１１４により、送信のデータ部を加算することで、
サムチェックコードを同時に生成する。つまり、上述の
ように、ＤＭＡＣ１０３による送信データの転送が転送
バイト数完了後に送信サムチェック回路部１１４のレジ
スタ１１７のデータがサムチェックコードとなる（ステ
ップＳ３０４）。

【００４８】その後、ＣＰＵ１０１はソフトウェアによ
り、送信サムチェック回路部１１４のレジスタ１１７の
データを読み出し、サムチェックコードの送信を行っ
て、この送信処理が完了する（ステップＳ３０５）。

【００４９】以上述べたように、本発明の第３の実施形
態によれば、シリアル通信ポートへの送信データに含む
送信データのノイズに対するデータ信頼性向上に用いる
サムチェックコードの生成処理を、ＤＭＡ転送中に、論
理回路である送信サムチェック回路部１１４により並列
処理で行うので、ソフトウェアによる送信サムチェック
コードの生成処理とその時間を削減することができる。

【００５０】（他の実施の形態）なお、上述の本発明の
各実施形態を組み合わせて実施することは、相乗効果が
期待できるので好ましい。

【００５１】また、本発明の構成要素と実質的に同様な
機能を有する置換手段で構成されたプログラマブルコン
トローラ、あるいは情報処理機器は本発明に含まれるこ
とは勿論である。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
以下に示すような効果が得られる。

【００５３】（１）先頭コード検出用の論理回路を設
け、シリアル通信ポートからの受信データのノイズに対
するデータ信頼性向上に用いる先頭コードの判定処理
を、ＤＭＡ転送中に、その論理回路により並列処理で行
うようにしたので、ソフトウェアによる判定処理とその
時間を削減することができる。このため、本来のシーケ
ンス演算以外にかかるべースタイムを小さくすることが
でき、通信ボーレートを向上させることも可能となる。

【００５４】（２）受信サムチェック用の論理回路を設
け、シリアル通信ポートからの受信データのノイズに対
するデータ信頼性向上に用いるサムチェックコードとの
比較データ生成の処理を、ＤＭＡ転送中に、その論理回
路により並列処理で行うようにしたので、ソフトウェア
による比較データ生成処理がなくなり、判定処理とその
時間を削減することができる。このため、本来のシーケ
ンス演算以外にかかるべースタイムを小さくすることが
でき、通信ボーレートを向上させることも可能となる。

【００５５】（３）送信サムチェック用の論理回路を設
け、シリアル通信ポートへの送信データに含む送信デー
タのノイズに対するデータ信頼性向上に用いるサムチェ
ックコードの生成処理を、ＤＭＡ転送中に、その論理回
路により並列処理で行うので、ソフトウェアによる送信
サムチェックコードの生成処理とその時間を削減するこ
とができる。このため、本来のシーケンス演算以外にか
かるべースタイムを小さくすることができ、通信ボーレ
ートを向上させることも可能となる。

【図面の簡単な説明】

【図１】本発明の第１、第２および第３の各実施形態に
適用されるプログラマブルコントローラの構成を示すブ
ロック図である。

【図２】本発明の第２の実施の形態におけるデータ受信
処理手順の流れを示すフローチャートである。

【図３】本発明の第３の実施の形態におけるデータ送信
処理手順の流れを示すフローチャートである。

【図４】本発明に適用可能な一般的な送受信データフォ
ーマットの一例を示す図である。

【図５】従来の送信データの生成のためのソフトウェア
処理による処理手順を示すフローチャートである。

【図６】従来の受信データの判定のためのソフトウェア
処理による処理手順を示すフローチャートである。

【符号の説明】

１００ 演算専用ＬＳＩ（大規模集積回路） １０１ ＣＰＵ １０２ ＩＣ（割込コントローラ） １０３ ＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ） １０４ ＳＩＯ（シリアル入出力コントローラ） １０６ 先頭コード検出回路部 １０７、１０８ レジスタ １０９ 比較器 １１０ 受信サムチェック回路部 １１１ 加算器 １１２ セレクタ １１３ レジスタ １１４送信サムチェック回路部 １１５ 加算器 １１６ セレクタ １１７ レジスタ １３０ 外部メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 汎用シリアル通信ポートを有する計算機
   または専用プログラミングツールとの間でシリアル通信
   ポートを介して、データ授受を行ない、シリアル通信機
   能を持ったシーケンス演算専用ＬＳＩを有するプログラ
   マブルコントローラにおいて、 シリアル通信ポートからの受信データのノイズに対する
   データ信頼性向上に用いる先頭コードの判定を、受信デ
   ータのダイレクトメモリアクセス転送中に行う先頭コー
   ド検出用論理回路を有することを特徴とするプログラマ
   ブルコントローラ。
2. 【請求項２】 汎用シリアル通信ポートを有する計算機
   または専用プログラミングツールとの間でシリアル通信
   ポートを介して、データ授受を行ない、シリアル通信機
   能を持ったシーケンス演算専用ＬＳＩを有するプログラ
   マブルコントローラにおいて、 シリアル通信ポートからの受信データのノイズに対する
   データ信頼性向上に用いるサムチェックコードとの比較
   データ生成を、受信データのダイレクトメモリアクセス
   転送中に行う受信サムチェック用論理回路を有すること
   を特徴とするプログラマブルコントローラ。
3. 【請求項３】 汎用シリアル通信ポートを有する計算機
   または専用プログラミングツールとの間でシリアル通信
   ポートを介して、データ授受を行ない、シリアル通信機
   能を持ったシーケンス演算専用ＬＳＩを有するプログラ
   マブルコントローラにおいて、 シリアル通信ポートへの送信データに含む送信データの
   ノイズに対するデータ信頼性向上に用いるサムチェック
   コードの生成を、送信データのダイレクトメモリアクセ
   ス転送中に行う送信サムチェック用論理回路を有するこ
   とを特徴とするプログラマブルコントローラ。
4. 【請求項４】 汎用シリアル通信ポートを有する計算機
   または専用プログラミングツールとの間でシリアル通信
   ポートを介して、データ授受を行ない、シリアル通信機
   能を持ったシーケンス演算専用ＬＳＩを有するプログラ
   マブルコントローラにおいて、 シリアル通信ポートからの受信データのノイズに対する
   データ信頼性向上に用いる先頭コードの判定を、受信デ
   ータのダイレクトメモリアクセス転送中に行う先頭コー
   ド検出用論理回路と、 シリアル通信ポートからの受信データのノイズに対する
   データ信頼性向上に用いるサムチェックコードとの比較
   データ生成を、受信データのダイレクトメモリアクセス
   転送中に行う受信サムチェック用論理回路と、 シリアル通信ポートへの送信データに含む送信データの
   ノイズに対するデータ信頼性向上に用いるサムチェック
   コードの生成を、送信データのダイレクトメモリアクセ
   ス転送中に行う送信サムチェック用論理回路とを具備す
   ることを特徴とするプログラマブルコントローラ。
5. 【請求項５】 前記先頭コード検出用論理回路は、先頭
   コードの検出を開始する前に先頭コード比較データをデ
   ータバスから取り込み格納する第１のレジスタと、 ＤＭＡＣがＳＩＯの受信データをリードしメモリへライ
   トしているデータの先頭コードを前記データバスから取
   り込み保持する第２のレジスタと、 前記第１のレジスタのデータと前記第２のレジスタデー
   タの値が一致したならば先頭コード一致割込信号をアク
   ティブ側にする比較器とを有し、 前記シーケンス演算専用ＬＳＩのＣＰＵは、前記コード
   一致割込信号の割込み要求により先頭コードを受信した
   と判断して、ソフトウェアにより、受信データの格納処
   理を開始することを特徴とする請求項１または４に記載
   のプログラマブルコントローラ。
6. 【請求項６】 前記受信サムチェック用論理回路は、デ
   ータバスとレジスタの出力が入力されこれらの入力デー
   タの加算結果を出力する加算器と、 前記データバスと前記加算器の加算結果の出力とを切り
   替え前記受信データのダイレクトメモリアクセス転送中
   に前記加算結果の出力をセレクトするセレクタと、 該セレクタの出力に接続してＤＭＡＣがＳＩＯの受信デ
   ータをリードし外部メモリへライトしているタイミング
   で１度だけ、前記セレクタを通じて前記加算結果である
   入力データを取り込む前記レジスタとを有し、 前記シーケンス演算専用ＬＳＩのＣＰＵは、前記ＤＭＡ
   Ｃによる受信データの転送が転送バイト数完了後に、前
   記レジスタのデータであるサムチェックコード比較デー
   タと受信したサムチェックコードとをソフトウェアによ
   って比較することでデータの真偽を判断することを特徴
   とする請求項２または４に記載のプログラマブルコント
   ローラ。
7. 【請求項７】 前記送信サムチェック用論理回路は、デ
   ータバスとレジスタの出力が入力されこれらの入力デー
   タの加算結果を出力する加算器と、 前記データバスと前記加算器の加算結果の出力とを切り
   替え前記送信データのダイレクトメモリアクセス転送中
   に前記加算結果の出力をセレクトするセレクタと、 該セレクタの出力に接続してＤＭＡＣがＳＩＯの受信デ
   ータをリードし外部メモリへライトしているタイミング
   で１度だけ、前記セレクタを通じて前記加算結果である
   入力データを取り込む前記レジスタとを有し、 前記ＤＭＡＣによる送信データの転送が転送バイト数完
   了後に前記レジスタのデータがサムチェックコードとな
   り、前記シーケンス演算専用ＬＳＩのＣＰＵは、ソフト
   ウェアにより前記レジスタのデータを読み出し、読み出
   したサムチェックコードの送信処理を行うことを特徴と
   する請求項３または４に記載のプログラマブルコントロ
   ーラ。