JP2910658B2 - 試験端子生成方式 - Google Patents
試験端子生成方式Info
- Publication number
- JP2910658B2 JP2910658B2 JP8026589A JP2658996A JP2910658B2 JP 2910658 B2 JP2910658 B2 JP 2910658B2 JP 8026589 A JP8026589 A JP 8026589A JP 2658996 A JP2658996 A JP 2658996A JP 2910658 B2 JP2910658 B2 JP 2910658B2
- Authority
- JP
- Japan
- Prior art keywords
- test terminal
- circuit diagram
- circuit
- electronic circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ハードウェアの論
理検証モデルの生成に関し、特に、試験端子の生成方法
に関する。
理検証モデルの生成に関し、特に、試験端子の生成方法
に関する。
【０００２】
【従来の技術】従来、電子回路の回路図から論理検証モ
デルの自動生成を行う場合、電子回路の回路図とは別
に、電子回路に検証用の端子を付加した検証用回路図を
作成し、この検証用回路図から論理検証モデルの自動生
成を行っていた。
デルの自動生成を行う場合、電子回路の回路図とは別
に、電子回路に検証用の端子を付加した検証用回路図を
作成し、この検証用回路図から論理検証モデルの自動生
成を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、回路設計用の回路図と
回路検証用の回路図の２つの回路図を管理しなければな
らないため、回路図の管理が煩わしいという問題点があ
る。
たような従来のものにおいては、回路設計用の回路図と
回路検証用の回路図の２つの回路図を管理しなければな
らないため、回路図の管理が煩わしいという問題点があ
る。
【０００４】また、回路の仕様を変更したり、バグを発
見して回路図を修正する際、回路設計用の回路図と回路
検証用の回路図の両方の図面を修正する必要があるが、
別々に修正が行われるため、回路検証用の回路図の修正
が正確に行われていても回路設計用の回路図の修正が正
確に行われていない場合、回路の検証においては正常動
作が確認されたにもかかわらず、実際の回路の動作が正
常に行われないという問題点がある。
見して回路図を修正する際、回路設計用の回路図と回路
検証用の回路図の両方の図面を修正する必要があるが、
別々に修正が行われるため、回路検証用の回路図の修正
が正確に行われていても回路設計用の回路図の修正が正
確に行われていない場合、回路の検証においては正常動
作が確認されたにもかかわらず、実際の回路の動作が正
常に行われないという問題点がある。
【０００５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、設計用の回
路図を用いて回路の検証を行うことができる試験端子生
成方式を提供することを目的とする。
する問題点に鑑みてなされたものであって、設計用の回
路図を用いて回路の検証を行うことができる試験端子生
成方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、入力装置から入力される電子回路の回路図
に予め決められた試験端子に関する情報を付加すること
により前記電子回路の検証モデルの自動生成を行う試験
端子生成方式であって、前記電子回路の回路図に前記試
験端子に関する情報を付加する試験端子属性付与手段
と、前記電子回路の論理接続を抽出するとともに、抽出
された論理接続と前記試験端子属性付与手段において前
記電子回路の回路図に付加された前記試験端子に関する
情報とに基づいて前記電子回路の回路図の所定の位置に
試験端子を発生させる試験端子発生手段と、該試験端子
発生手段において発生した前記試験端子に基づいて前記
電子回路の接続を変更し、前記電子回路の検証モデルを
生成する検証モデル生成手段とを有することを特徴とす
る。
の本発明は、入力装置から入力される電子回路の回路図
に予め決められた試験端子に関する情報を付加すること
により前記電子回路の検証モデルの自動生成を行う試験
端子生成方式であって、前記電子回路の回路図に前記試
験端子に関する情報を付加する試験端子属性付与手段
と、前記電子回路の論理接続を抽出するとともに、抽出
された論理接続と前記試験端子属性付与手段において前
記電子回路の回路図に付加された前記試験端子に関する
情報とに基づいて前記電子回路の回路図の所定の位置に
試験端子を発生させる試験端子発生手段と、該試験端子
発生手段において発生した前記試験端子に基づいて前記
電子回路の接続を変更し、前記電子回路の検証モデルを
生成する検証モデル生成手段とを有することを特徴とす
る。
【０００７】また、前記試験端子情報及び前記検証モデ
ルを記憶する記憶手段を有することを特徴とする。
ルを記憶する記憶手段を有することを特徴とする。
【０００８】（作用）上記のように構成された本発明に
おいては、電子回路の回路図が入力されると、予め決め
られた試験端子情報に基づいて、入力された回路図の所
定の位置において試験端子が生成され、生成された試験
端子に基づいて電子回路の検証モデルが生成される。
おいては、電子回路の回路図が入力されると、予め決め
られた試験端子情報に基づいて、入力された回路図の所
定の位置において試験端子が生成され、生成された試験
端子に基づいて電子回路の検証モデルが生成される。
【０００９】このように、入力される電子回路の設計用
回路図に基づいて検証モデルが生成されるので、設計用
回路図との整合のとれた検証モデルが生成され、設計用
回路図のみを管理しておけばよい。
回路図に基づいて検証モデルが生成されるので、設計用
回路図との整合のとれた検証モデルが生成され、設計用
回路図のみを管理しておけばよい。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】図１は、本発明の試験端子生成方式の実施
の一形態を示すブロック構成図である。
の一形態を示すブロック構成図である。
【００１２】本形態は図１に示すように、電子回路の回
路図データが入力される入力装置１と、入力装置１から
入力された回路図データに基づいて検証モデルを生成す
る検証モデル変換機構５と、検証モデル変換機構５にお
いて生成された検証モデルを記憶する記憶装置４と、検
証モデル変換機構５において生成された検証モデルを出
力する出力装置２と、入力装置１から入力される回路図
データを検証モデル変換機構５に出力するとともに検証
モデル変換機構５において生成された検証モデルを記憶
装置４及び出力装置２に出力する演算処理装置３とから
構成されており、記憶装置４内には、試験端子発生属性
データ４１１が付加された回路図データ４１と、検証モ
デル４２とが格納され、また、検証モデル変換機構５に
は、入力装置１から入力される回路図データに試験端子
属性データ４１１を付加する試験端子属性付与機構５１
と、試験端子を生成する試験端子生成機構５２と、入力
装置１から入力される回路図データと試験端子生成機構
５２において生成された試験端子とから検証モデルを生
成する検証モデル生成機構５３とが設けられており、さ
らに、試験端子生成機構５２内には、試験端子属性付与
機構５１において回路図データに付加された試験端子の
属性を識別する試験端子属性識別機構５２１と、試験端
子発生属性データ４１１に基づいて所定の位置に試験端
子を発生させる試験端子発生機構５２２とが設けられて
いる。
路図データが入力される入力装置１と、入力装置１から
入力された回路図データに基づいて検証モデルを生成す
る検証モデル変換機構５と、検証モデル変換機構５にお
いて生成された検証モデルを記憶する記憶装置４と、検
証モデル変換機構５において生成された検証モデルを出
力する出力装置２と、入力装置１から入力される回路図
データを検証モデル変換機構５に出力するとともに検証
モデル変換機構５において生成された検証モデルを記憶
装置４及び出力装置２に出力する演算処理装置３とから
構成されており、記憶装置４内には、試験端子発生属性
データ４１１が付加された回路図データ４１と、検証モ
デル４２とが格納され、また、検証モデル変換機構５に
は、入力装置１から入力される回路図データに試験端子
属性データ４１１を付加する試験端子属性付与機構５１
と、試験端子を生成する試験端子生成機構５２と、入力
装置１から入力される回路図データと試験端子生成機構
５２において生成された試験端子とから検証モデルを生
成する検証モデル生成機構５３とが設けられており、さ
らに、試験端子生成機構５２内には、試験端子属性付与
機構５１において回路図データに付加された試験端子の
属性を識別する試験端子属性識別機構５２１と、試験端
子発生属性データ４１１に基づいて所定の位置に試験端
子を発生させる試験端子発生機構５２２とが設けられて
いる。
【００１３】以下に、上記のように構成された試験端子
生成方式の動作について説明する。
生成方式の動作について説明する。
【００１４】図２は、図１に示した試験端子生成方式の
処理の流れを示すフローチャートである。
処理の流れを示すフローチャートである。
【００１５】まず、入力装置１から回路図データ４１が
入力される（ステップＳ１）。
入力される（ステップＳ１）。
【００１６】次に、試験端子属性付与機構５１におい
て、予め決められ、記憶装置４内に記憶されている試験
端子情報である試験端子発生属性データ４１１が回路図
データ４１に付加される（ステップＳ２）。ここで、試
験端子発生属性データ４１１は、回路図データ４１に対
して試験端子を発生させるべき位置等を示すデータであ
る。
て、予め決められ、記憶装置４内に記憶されている試験
端子情報である試験端子発生属性データ４１１が回路図
データ４１に付加される（ステップＳ２）。ここで、試
験端子発生属性データ４１１は、回路図データ４１に対
して試験端子を発生させるべき位置等を示すデータであ
る。
【００１７】次に、試験端子生成機構５２において、回
路図データ４１の論理接続が抽出される（ステップＳ
３）。
路図データ４１の論理接続が抽出される（ステップＳ
３）。
【００１８】次に、試験端子属性識別機構５２１におい
て、回路図データ４１に付加された試験端子発生属性デ
ータ４１１の識別が行われる（ステップＳ４）。
て、回路図データ４１に付加された試験端子発生属性デ
ータ４１１の識別が行われる（ステップＳ４）。
【００１９】ステップＳ４において試験端子発生属性デ
ータ４１１が回路図データ４１に付加されていると識別
されると、試験端子発生属性データ４１１に基づいて回
路の所定の位置に試験端子が生成される（ステップＳ
５）。
ータ４１１が回路図データ４１に付加されていると識別
されると、試験端子発生属性データ４１１に基づいて回
路の所定の位置に試験端子が生成される（ステップＳ
５）。
【００２０】次に、ステップＳ３において抽出された論
理接続を元に、発生した試験端子が接続されるネットの
接続情報の変更が行われる（ステップＳ６）。
理接続を元に、発生した試験端子が接続されるネットの
接続情報の変更が行われる（ステップＳ６）。
【００２１】その後、ステップＳ６において変更された
ネットの接続情報に基づいた検証モデル４２が生成され
（ステップＳ７）、記憶装置４に格納される。
ネットの接続情報に基づいた検証モデル４２が生成され
（ステップＳ７）、記憶装置４に格納される。
【００２２】図３は、回路図データに対して試験端子発
生属性データが付加された例を示す図である。
生属性データが付加された例を示す図である。
【００２３】図３に示すように、試験端子発生属性デー
タ６１が入力試験端子または双方向試験端子として付加
され、試験端子発生属性データ６２が出力試験端子とし
て付加されている。
タ６１が入力試験端子または双方向試験端子として付加
され、試験端子発生属性データ６２が出力試験端子とし
て付加されている。
【００２４】図４は、図３に示した回路において、試験
端子が発生した例を示す図である。
端子が発生した例を示す図である。
【００２５】図４に示すように、試験端子発生属性デー
タ６１が入力試験端子７１として、また、試験端子発生
属性データ６２が出力試験端子７２として発生してい
る。
タ６１が入力試験端子７１として、また、試験端子発生
属性データ６２が出力試験端子７２として発生してい
る。
【００２６】（他の実施の形態）図５は、回路図データ
に対して試験端子発生属性データが付加された他の例を
示す図である。
に対して試験端子発生属性データが付加された他の例を
示す図である。
【００２７】図５に示すように、シンボルのピンに直接
接続される試験端子を発生するように、試験端子発生属
性データ８１が入力試験端子または双方向試験端子とし
て付加され、試験端子発生属性データ８２が出力試験端
子として付加されている。
接続される試験端子を発生するように、試験端子発生属
性データ８１が入力試験端子または双方向試験端子とし
て付加され、試験端子発生属性データ８２が出力試験端
子として付加されている。
【００２８】図６は、図５に示した回路において、試験
端子が発生した例を示す図である。
端子が発生した例を示す図である。
【００２９】図４に示すように、試験端子発生属性デー
タ８１が入力試験端子９１として、また、試験端子発生
属性データ８２が出力試験端子９２として発生してい
る。
タ８１が入力試験端子９１として、また、試験端子発生
属性データ８２が出力試験端子９２として発生してい
る。
【００３０】
【発明の効果】以上説明したように本発明においては、
予め決められた試験端子情報に基づいて、入力された回
路図の所定の位置において試験端子が生成され、生成さ
れた試験端子に基づいて電子回路の検証モデルが生成さ
れる構成としたため、設計用回路図から検証モデルを生
成することができる。
予め決められた試験端子情報に基づいて、入力された回
路図の所定の位置において試験端子が生成され、生成さ
れた試験端子に基づいて電子回路の検証モデルが生成さ
れる構成としたため、設計用回路図から検証モデルを生
成することができる。
【００３１】それにより、設計用回路図と検証用回路図
を別々に管理する必要はなく、また、回路を修正する場
合に設計用回路図を修正することのみで電子回路の検証
を正確に行うことができる。
を別々に管理する必要はなく、また、回路を修正する場
合に設計用回路図を修正することのみで電子回路の検証
を正確に行うことができる。
【図１】本発明の試験端子生成方式の実施の一形態を示
すブロック構成図である。
すブロック構成図である。
【図２】図１に示した試験端子生成方式の処理の流れを
示すフローチャートである。
示すフローチャートである。
【図３】回路図データに対して試験端子発生属性データ
が付加された例を示す図である。
が付加された例を示す図である。
【図４】図３に示した回路において、試験端子が発生し
た例を示す図である。
た例を示す図である。
【図５】回路図データに対して試験端子発生属性データ
が付加された他の例を示す図である。
が付加された他の例を示す図である。
【図６】図５に示した回路において、試験端子が発生し
た例を示す図である。
た例を示す図である。
１ 入力装置 ２ 出力装置 ３ 演算処理装置 ４ 記憶装置 ５ 検証モデル変換機構 ４１ 回路図データ ４２ 検証モデル ５１ 試験端子属性付与機構 ５２ 試験端子生成機構 ５３ 検証モデル生成機構 ６１，６２，８１，８２，４１１ 試験端子発生属性
データ ７１，７２，９１，９２ 試験端子 ５２１ 試験端子属性識別機構 ５２２ 試験端子発生機構
データ ７１，７２，９１，９２ 試験端子 ５２１ 試験端子属性識別機構 ５２２ 試験端子発生機構
Claims (2)
- 【請求項１】 入力装置から入力される電子回路の回路
図に予め決められた試験端子に関する情報を付加するこ
とにより前記電子回路の検証モデルの自動生成を行う試
験端子生成方式であって、 前記電子回路の回路図に前記試験端子に関する情報を付
加する試験端子属性付与手段と、前記電子回路の論理接続を抽出するとともに、抽出され
た論理接続と前記 試験端子属性付与手段において前記電
子回路の回路図に付加された前記試験端子に関する情報
とに基づいて前記電子回路の回路図の所定の位置に試験
端子を発生させる試験端子発生手段と、 該試験端子発生手段において発生した前記試験端子に基
づいて前記電子回路の接続を変更し、前記電子回路の検
証モデルを生成する検証モデル生成手段とを有すること
を特徴とする試験端子生成方式。 - 【請求項２】 請求項１に記載の試験端子生成方式にお
いて、 前記試験端子情報及び前記検証モデルを記憶する記憶手
段を有することを特徴とする試験端子生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8026589A JP2910658B2 (ja) | 1996-02-14 | 1996-02-14 | 試験端子生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8026589A JP2910658B2 (ja) | 1996-02-14 | 1996-02-14 | 試験端子生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218886A JPH09218886A (ja) | 1997-08-19 |
| JP2910658B2 true JP2910658B2 (ja) | 1999-06-23 |
Family
ID=12197737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8026589A Expired - Fee Related JP2910658B2 (ja) | 1996-02-14 | 1996-02-14 | 試験端子生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910658B2 (ja) |
-
1996
- 1996-02-14 JP JP8026589A patent/JP2910658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09218886A (ja) | 1997-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7231627B2 (en) | Merging a hardware design language source file with a separate assertion file | |
| CN116542207A (zh) | 电路版图的生成方法、装置、设备及存储介质 | |
| US20220180034A1 (en) | System and method for using interface protection parameters | |
| CN117407048B (zh) | 一种插件化数据处理软件的流程配置方法及系统 | |
| JP3056026B2 (ja) | 論理シミュレーション方法 | |
| JP2910658B2 (ja) | 試験端子生成方式 | |
| WO2021139443A1 (zh) | 数据访问控制方法及装置、数据访问设备及系统 | |
| CN108920695B (zh) | 一种数据查询方法、装置、设备及存储介质 | |
| JP3219066B2 (ja) | アナログ部品削除情報付与システム | |
| US7072821B1 (en) | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit | |
| JP4564689B2 (ja) | ハードウェア機能検証方法及びハードウェア機能検証装置 | |
| JP3105782B2 (ja) | 電子回路の論理生成方法 | |
| JP2845744B2 (ja) | 検証用テスト回路生成装置 | |
| JP3401729B2 (ja) | スプリットバス制御回路 | |
| US6581194B1 (en) | Method for reducing simulation overhead for external models | |
| JP3072985B2 (ja) | 論理シミュレーション方法 | |
| US20060282250A1 (en) | Logic simulation method and system | |
| JP4039347B2 (ja) | ラッチ変換による遅延最適化回路の等価性検証システム、及びプログラム | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JPH05297071A (ja) | テストパタン自動生成装置 | |
| CN118428286A (zh) | 一种芯片验证方法、装置、设备、介质及程序产品 | |
| CN118035076A (zh) | 一种联调测试方法、系统、工作方法及联调用模拟对手件 | |
| CN118655874A (zh) | 一种车辆诊断数据写入方法、系统、可读存储介质及设备 | |
| JP2797955B2 (ja) | 期待値照合装置および方法 | |
| JP2863392B2 (ja) | ネットワーク装置を試験するための装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |