JPH05297071A - テストパタン自動生成装置 - Google Patents

テストパタン自動生成装置

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JPH05297071A
JPH05297071A JP4122767A JP12276792A JPH05297071A JP H05297071 A JPH05297071 A JP H05297071A JP 4122767 A JP4122767 A JP 4122767A JP 12276792 A JP12276792 A JP 12276792A JP H05297071 A JPH05297071 A JP H05297071A
Authority
JP
Japan
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input
information
lsi
output
result
Prior art date
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Withdrawn
Application number
JP4122767A
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English (en)
Inventor
Seiji Miura
誓士 三浦
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
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Abstract

(57)【要約】 【目的】 入出力接続対応の確認を自動化できLSI試
験を行う以前に上記接続対応が正しいかの検証を行うこ
とができLSIの開発期間を短縮することができるテス
トパタン自動生成装置を提供する。 【構成】 本発明は、LSI試験に用いるテストパタン
をLSI試験装置に適したフォーマットで自動生成する
テストパタン自動生成装置において、LSI試験装置の
入出力端子およびLSIパッケージ入出力端子より論理
回路図情報へ演算処理ができLSI試験装置の入出力端
子とLSIパッケージの入出力端子とLSIチップの入
出力パッドとの接続対応が正しいかどうかを検証する機
能6を備えている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はLSI試験に用いるテス
トパタンをLSI試験装置に適したフォーマットで自動
生成するテストパタン自動生成装置に関する。
【0002】
【従来の技術】従来のテストパタン自動生成装置はLS
I試験に用いるテストパタンの波形情報と、LSIチッ
プのパッドの入出力信号とLSI試験装置の入出力端子
とLSIパッケージの入出力端子の接続対応を示す信号
定義情報とを基にLSI試験装置に適したフォーマット
でテストパタンの自動生成を行っていたが上記接続対応
が正しいかどうかの検証は行なわれていなかった。
【0003】このような状況下では上記接続対応を設計
者自身が確認せねばならず設計者にとって大きな負担と
なり、さらに接続対応の誤りを見逃してしまった場合、
即座に検証し修正し確認することはできず、これを修正
し検証し確認するためには再度、LSI試験を行う必要
がありLSI開発期間の大幅な増加を招いてしまう。
【0004】
【発明が解決しようとする課題】この発明は、上記の欠
点を解決するためのものでLSIパッケージおよびLS
I試験装置の入出力端子より論理回路図情報へ演算処理
ができ、上記入出力の接続対応が正しいかを検証する機
能を備えたテストパタン自動生成装置を提供することを
目的としている。
【0005】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、LSI試験に用いるテストパタンを自動
生成するテストパタン自動生成装置において、LSI試
験装置の入出力端子とLSIパッケージの入出力端子と
LSIチップの入出力パッドとを接続し、前記LSIパ
ッケージと前記LSI試験装置から所定の演算処理を行
なう演算手段と、この演算手段からの演算結果と所定の
期待値とを比較する比較手段とを備えたことを特徴とす
るものである。
【0006】
【実施例】以下に本発明の実施例を図に基づいて説明す
る。図1は本発明の一実施例で1は入力装置、2は出力
装置、3は演算処理装置、4はデータ管理装置、5は新
しい波形と論理回路図生成機能、6は信号定義検証機能
である。上記5及び6の機能はハードウェアまたはソフ
トウェアに依って実現される。
【0007】データ管理装置5には論理回路図情報、信
号定義情報、演算期待値、演算結果、演算期待値と演算
結果を比較し信号定義情報が正しいかどうかの検証結果
とLSI試験装置に適したフォーマットでのテストパタ
ンが格納される。出力装置2は回路図等の表示、印字を
行う。
【0008】図2はLSI試験装置の入出力端子とLS
Iパッケージの入出力端子とLSIチップの入出力パッ
ドの接続対応を示しており信号定義情報としてデータ管
理装置4に格納される。
【0009】図3は従来のテストパタン自動生成のフロ
ーチャートである。上記波形情報と信号定義情報を基に
必要な演算処理が実行されLSI試験装置に適したフォ
ーマットでテストパタンが生成される。
【0010】図4は入力装置1から実行命令を送られL
SI試験装置の入出力端子とLSIパッケージの入出力
端子とLSIチップの入出力パッドとの対応をとりLS
I試験装置の入出力端子より上記信号定義情報を経由し
論理回路図情報へ必要な演算処理の実行を示すフローチ
ャートである。新しい波形と論理回路図生成機能5で波
形情報と信号定義情報を基に新しい波形を作り、信号定
義情報と論理回路図情報を基に新しい論理回路図情報を
作る。これら新波形情報と論理回路図情報を基に必要な
演算処理を行いその演算結果をデータ管理装置に格納す
る。
【0011】図5は入力装置1から実行命令を送られ信
号定義検証機能6の動作を示すフローチャートである。
データ管理装置4内の期待値と演算結果を比較し一致す
れば、“正しい”を検証結果として出力し、一致しなけ
れば“誤り”と一致しない入出力端子を検証結果として
出力しデータ管理装置4に格納する。
【0012】
【発明の効果】以上の様に本発明によればテストパタン
自動生成装置にLSIパッケージ及びLSI試験装置の
入出力より論理回路情報へ演算処理を行い、この結果と
期待値とを比較しパッケージとLSI装置とLSIチッ
プの入出力パッドの接続対応が正しいかどうかを検証で
きる比較手段が備わっているので、従来人手で行ってい
た上記入出力接続対応の確認を自動化できLSI試験を
行う以前に上記の接続対応の検証を行うことができLS
Iの開発期間を短くすることができるという効果があ
る。
【図面の簡単な説明】
【図1】この発明の一実施例を示すブロック図である。
【図2】図1のデータ管理装置5に格納される入出力端
子接続対応情報を示す信号定義情報図である。
【図3】従来のテストパタン自動生成のフローチャート
である。
【図4】LSI試験装置の入出力端子とLSIパッケー
ジの入出力端子とLSIチップの入出力パッドとの対応
をとりLSI試験装置の入出力端子より上記信号定義情
報を経由し論理回路図情報へ必要な演算処理の実行を示
すフローチャートである。
【図5】信号定義検証機能の動作を説明するフローチャ
ートである。
【符号の説明】
1 入力装置 2 出力装置 3 演算処理装置 4 データ管理装置 5 新しい波形と論理回路図生成機能 6 信号定義検証機能

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 LSI試験に用いるテストパタンを自動
    生成するテストパタン自動生成装置において、 LSI試験装置の入出力端子とLSIパッケージの入出
    力端子とLSIチップの入出力パッドとを接続し、前記
    LSIパッケージと前記LSI試験装置から所定の演算
    処理を行なう演算手段と、この演算手段からの演算結果
    と所定の期待値とを比較する比較手段とを備えたことを
    特徴とするテストパタン自動生成装置。
JP4122767A 1992-04-16 1992-04-16 テストパタン自動生成装置 Withdrawn JPH05297071A (ja)

Priority Applications (1)

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JP4122767A JPH05297071A (ja) 1992-04-16 1992-04-16 テストパタン自動生成装置

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JP4122767A JPH05297071A (ja) 1992-04-16 1992-04-16 テストパタン自動生成装置

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JPH05297071A true JPH05297071A (ja) 1993-11-12

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ID=14844113

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JP4122767A Withdrawn JPH05297071A (ja) 1992-04-16 1992-04-16 テストパタン自動生成装置

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