JP2001033522A - 論理検証システム - Google Patents

Abstract

(57)【要約】 【課題】複雑なテストパタン発生器を使用することなく
ＩＣチップの論理検証を可能にする論理検証システムを
提供する。 【解決手段】実装置に実装されている半導体チップと接
続し、半導体チップの入出力信号を取出すＩＣソケット
部１１を有し、半導体チップの入出力信号を受信、記憶
する装置インタフェースブロック部１３と記憶された入
出力信号から論理検証に使用するテストパタンを生成
し、論理検証を実行する論理シミュレータと論理検証結
果を解析する機能を有する論理検証ブロック部１４と、
これらの機能ブロック部を制御する制御ブロック部１６
と、本論理検証システムを操作するマンマシンブロック
部１５から構成されている。実装置での動作検証時の半
導体チップの入出力信号をＩＣソケット部を介して論理
検証システム内に取込み、取込んだ入出力信号から半導
体チップの論理検証用回路モデルの検証テストパタンを
生成し、半導体チップの論理検証用回路モデルと検証用
に生成したテストパタンを用いて論理検証を実行し、論
理検証結果を解析する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理検証システム、
特にパッケージ実装された論理(ロジック)ＩＣの論理検
証システムに関する。

【０００２】

【従来の技術】斯かる論理ＩＣの論理検証は、ＩＣチッ
プを製造する前の論理回路設計段階で、論理検証用テス
トパタンを作成して実施するのが一般的である。しか
し、近年、半導体(ＩＣ)技術の進歩により、高密度且つ
大規模なＩＣ開発が進んでいる。これにより、ＩＣ自体
の論理検証が複雑になり、ＩＣ単体の検証においても多
くのテストパタンを作成して論理検証を行なっている
が、全機能を検証するのが困難になっている。また、テ
ストパタンの作成も、部分的な論理検証を行なう為のテ
ストパタンが多く、単体での論理検証で問題が発生しな
かったＩＣにおいて、実際の装置に実装して行なう実動
作検証で問題が発生することがある。この場合、ＩＣチ
ップ内の動作を詳細に検証することができない為に、実
動作に近いテストパタンを作成して問題発生の再現を行
なう。しかし、問題発生時の状況を再現するテストパタ
ンを作成するのが難しく、多くの工数を費やしていた。
そこで、実動作用パタンでの論理検証を容易に実施する
ことが要求されている。

【０００３】斯かる要求に答える為に、例えば、特開平
８−６３５１０号公報の「論理シミュレーション装置」
によると、ゲートレベル記述又は機能レベル記述形式で
構成されるシミュレーション対象ＬＳＩ(大規模集積回
路)の論理検証シミュレーションモデルと検証対象を構
成する外部論理回路又はＬＳＩを搭載するパッケージと
を接続して動作検証を行なうことが提案されている。即
ち、図１１に示す如く、従来の論理シミュレーション装
置は、論理シミュレータ２、インタフェース６及びパッ
ケージ４より構成される。このように、論理シミュレー
タ２とパッケージ４を接続するインタフェース６を介し
て論理シミュレーションモデルと外部論理回路又はＬＳ
Ｉ間で動作検証を行なっている。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
技術では、論理シミュレーションモデルを検証するテス
トパタンは、テストパタン発生器から生成したテストパ
タンにより、論理シミュレーションモデル及び外部論理
回路又はＬＳＩの搭載パッケージ間でのシミュレーショ
ンによる論理検証となる為に、実際の装置としての動作
パタンでの検証はしておらず、論理シミュレーションモ
デルと搭載するパッケージや外部論理回路間のインタフ
ェース確認しかできないという問題がある。

【０００５】更には、論理シミュレーションモデル以外
の外部回路又はＬＳＩ搭載パッケージ及びテストパタン
発生器をＬＳＩの機能単位でハードウェアとして開発す
るよう構成されているので、論理シミュレーションを実
施するためのハードウェアの環境が必要となる。この為
に、論理シミュレーションモデル検証用の外部回路が必
要となる問題もある。

【０００６】また、テストパタン発生器を使用するため
に、実動作を目的とした論理検証を実施することができ
ないという問題もある。

【０００７】本発明の目的は、実際の装置に実装したＩ
Ｃチップへの入出力信号を取出し、実際の装置から発生
した信号を論理検証用回路モデルでのテストパタンとし
て論理検証を実行する論理検証システムを提供すること
である。

【０００８】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による論理検証システムは、次のような特徴
的な構成を採用している。

【０００９】（１）ＩＣソケット部と本体装置とを備
え、前記ＩＣソケット部はプリント基板に実装されたＩ
Ｃチップの入出力信号を取出して前記本体装置へ送り、
該本体装置は前記ＩＣソケット部からの信号を取込んで
論理検証用テストパタンを生成し、ＩＣチップの論理検
証用回路モデルと共に論理検証を実行する論理検証シス
テム。

【００１０】（２）前記ＩＣソケット部は、前記ＩＣチ
ップの端子に着脱自在に接続する上記（１）の論理検証
システム。

【００１１】（３）前記本体装置には、前記ＩＣソケッ
ト部が複数個設けられ、複数のＩＣチップの入出力信号
を同時に取込み可能に構成される上記（１）の論理検証
システム。

【００１２】（４）前記ＩＣソケット部は、前記ＩＣチ
ップのパッケージ形状やピン数に対応して異なる複数の
ＩＣソケット部を用意する上記（１）又は（２）の論理
検証システム。

【００１３】（５）前記本体装置は、前記ＩＣチップか
らの信号を入力し、データとして記憶する装置インタフ
ェースブロック部と、該装置インタフェースブロック部
から入力した信号から論理検証用のテストパタンを生成
して論理検証を行なう論理検証ブロック部と、論理検証
システムを操作するマンマシンブロック部と、全体の制
御を行なう制御ブロック部とを有する上記（１）の論理
検証システム。

【００１４】（６）前記装置インタフェースブロック部
は、前記ＩＣチップの前記入出力信号を前記本体装置内
に取込む信号入力部と、該信号入力部から取込まれた信
号を記憶するパタン記憶部とを有する上記（５）の論理
検証システム。

【００１５】（７）前記論理検証ブロック部は、前記Ｉ
Ｃチップの論理検証モデルを登録する検証モデル登録部
と、前記パタン記憶部に記憶されたＩＣチップの入出力
信号から論理検証用テストパタンを生成し登録するテス
トパタン登録部と、前記論理検証用回路モデル及びテス
トパタンを用いて論理検証する論理シミュレータ部と、
該論理シミュレータ部の論理検証結果を蓄積し解析する
結果解析部とを有する上記（５）の論理検証システム。

【００１６】（８）前記ＩＣソケット部は、コネクタを
介して接続される上記（１）の論理検証システム。

【００１７】

【発明の実施の形態】以下、本発明による論理検証シス
テムの好適実施形態例を添付図を参照して詳細に説明す
る。

【００１８】先ず、図1は、本発明による論理検証シス
テムの第1実施形態例の構成を示すブロック図である。
この論理検証システムは、ＩＣソケット部１１と、本体
装置１２とより構成される。また、本体装置１２は、装
置インタフェースブロック部１３、論理検証ブロック部
１４、マンマシンブロック部１５及び制御ブロック部１
６を含んでいる。装置インタフェースブロック部１３
は、信号入力部１３ａ及びパタン記憶部１３ｂを有す
る。論理検証ブロック部１４は、検証モデル登録部１４
ａ、テストパタン登録部１４ｂ、論理シミュレータ部１
４ｃ及び結果解析部１４ｄを有する。マンマシンブロッ
ク部１５は、システム操作部１５ａ及び表示部１５ｂを
有する。また、制御ブロック部１６は、システム制御部
１６ａ、インタフェース制御部１６ｂ及び論理検証制御
部１６ｃを有する。

【００１９】ＩＣソケット部１１は、ＩＣチップ（図示
せず）を接続するためのソケットを有する。本体装置１
２は、ＩＣソケット部１１を介して、これに接続された
ＩＣからの信号を取出して論理検証用テストパタンを生
成し、ＩＣチップの論理検証用回路モデルと共に論理検
証を実施する。

【００２０】本体装置１２の装置インタフェースブロッ
ク部１３は、実際の装置内のＩＣチップからの信号を入
力し、データとして記憶する。論理検証ブロック部１４
は、ＩＣチップの論理検証用回路モデルと装置インタフ
ェースブロック部１３で入力した信号から論理検証用テ
ストパタンを生成して論理検証を実行する。マンマシン
ブロック部１５は、論理検証システムを操作する。制御
ブロック部１６は、論理検証システム全体の制御を行な
う。

【００２１】次に、装置インタフェースブロック部１３
の信号入力部１３ａは、ＩＣソケット部１１のケーブル
を介して実装置内のＩＣチップと論理検証を行なう本体
装置１２とを接続し、ＩＣチップへの入出力信号を本体
装置１２内に取込む。パタン記憶部１３ｂは、信号入力
部１３ａから取込まれた信号を記憶する。

【００２２】論理検証ブロック部１４の検証モデル登録
部１４ａは、装置に実装されているＩＣチップの論理検
証用回路モデルを登録する。テストパタン登録部１４ｂ
は、装置インタフェースブロック部１３のパタン記憶部
１３ｂに記憶されたＩＣチップの入出力信号から論理検
証用のテストパタンを生成し、登録する。論理シミュレ
ータ部１４ｃは、検証モデル登録部１４ａの論理検証用
回路モデルデータと、テストパタン登録部１４ｂのテス
トパタンを用いて、論理検証を実行する。結果解析部１
４ｄは、論理シミュレータ部１４ｃの論理検証結果を蓄
積し解析する。

【００２３】マンマシンブロック部１５のシステム操作
部１５ａは、この論理検証システムを操作し、装置イン
タフェースブロック部１３で使用するＩＣインタフェー
ス情報の登録及び論理検証ブロック部１４で使用するＩ
Ｃチップの論理検証用回路モデルの登録、論理検証用テ
ストパタンの生成、論理検証の実行及び結果解析等の作
業を行なう。表示部１５ｂは、システム操作部１５ａの
操作内容及び論理検証結果の表示を行なう。

【００２４】制御ブロック部１６のシステム制御部１６
ａは、この論理検証システム全体を制御する。インタフ
ェース制御部１６ｂは、装置インタフェースブロック部
１３を制御する。論理検証制御部１６ｃは、論理検証ブ
ロック部１４を制御する。

【００２５】次に、図１の論理検証システムの動作を図
２のフローチャートを用いて説明する。先ず、この論理
検証システムと実装置内のＩＣ（半導体）チップとの接
続状態を図８を用いて説明する。この論理検証システム
と実装置内のＩＣチップとの接続は、図８に示す如く、
実装置内で使用されるプリント基板８ａに実装されるＩ
Ｃチップ８ｂに対してＩＣソケット部１１を接続する
（図２のステップ２−１）。ＩＣソケット部１１は、Ｉ
Ｃチップ８ｂの各端子（ピン）にＩＣソケット部１１の
対応するピンを接触させることにより、ＩＣチップ８ｂ
への入出力信号を取込む構成である。これにより、ＩＣ
ソケット部１１のケーブルを介して本体装置１２に信号
の取込みを行なう。尚、ＩＣソケット部１１は、本体装
置１２との着脱が自在であり、異なるパッケージ形状や
ピン数のＩＣチップには、それぞれのＩＣチップに対応
したＩＣソケット部１１を用意し、変更可能に構成され
ている。

【００２６】本体装置１２は、ＩＣチップ８ｂの入出力
信号をＩＣソケット部１１を介して取込み、装置インタ
フェースブロック部１３の信号入力部１３ａを経てパタ
ン記憶部１３ｂに記憶するために、ＩＣチップの情報設
定を行なう。この情報設定は、マンマシンブロック部１
５のシステム操作部１５ａであるキーボード等の入力手
段により行ない、図４に示す如きＩＣチップ端子登録フ
ァイルを作成する。ＩＣチップ端子登録ファイルは、Ｉ
Ｃチップで使用している端子番号４ａと、これに対応し
論理検証時に使用する端子名４ｂと、その端子の入出属
性４ｃと、ＩＣチップの基準クロックの周波数（基準ク
ロック指定）４ｄとを設定する。この設定したＩＣチッ
プ端子登録ファイルデータは、装置インタフェースブロ
ック部１３を制御するインタフェース制御部１６ｂに設
定する。

【００２７】図５は、図１の制御ブロック部１６の詳細
構成例を示す。インタフェース制御部１６ｂは、チップ
制御条件部５ａ、実行カウンタ５ｂ及び実行結果登録部
５ｃを含む。上述したＩＣチップ端子登録ファイルデー
タは、このチップ制御条件部５ａに設定する。インタフ
ェース制御部１６ｂは、チップ制御条件部５ａにＩＣチ
ップ端子登録ファイルが設定されると、装置インタフェ
ースブロック部１３に対して、取込み信号の選択指示を
行ない、データ受信環境の設定を終える（図２のステッ
プ２−２）。尚、図３に装置インタフェースブロック部
１３の信号入力部１３ａの詳細構成を示す。即ち、デー
タ受信部３ａ、信号選択部３ｂ、データラッチ部３ｃ、
タイミング生成部３ｄ及びアドレス生成部３ｅを有す
る。上述した取込み信号の選択指示は、信号選択部３ｂ
に対して行なう。

【００２８】次に、ＩＣチップ８ｂからの信号受信指示
を、システム操作部１５ａであるキーボード等により実
行開始指示を与えることにより信号の入力を開始する
（図２のステップ２−３）。この実行開始指示により、
インタフェース制御部１６ｂは、図５の信号受信実行回
数をカウントする実行カウンタ５ｂからカウント情報を
読込み、実行結果登録部５ｃに対してカウント情報を書
込み、実行カウンタ５ｂのカウント情報に１を加える。
また、図３に示すアドレス生成部３ｅからパタン記憶部
１３ｂへの書込みを示す先頭アドレスを読込み、実行結
果登録部５ｃに上述したカウント情報と共に先頭アドレ
スを書込む（図２のステップ２−４）。実行終了の指示
がくると、パタン記憶部１３ｂに対して書込んだ最終ア
ドレスを書込む。実行結果登録部５ｃに書込まれた情報
である実行状況ファイルの一例を図７に示す。即ち、実
行カウンタ５ｂのカウントデータ７ａと、先頭アドレス
７ｂと、最終アドレス７ｃとから構成されている。この
ようにパタン記憶部１３ｂへのデータ書込み状況を残す
ことにより、ＩＣチップの入出力信号の取込みを複数回
実行した受信データを持つことが可能になる。

【００２９】装置インタフェースブロック部１３のデー
タ受信部３ａは、ＩＣソケット部１１からのＩＣチップ
８ｂの入出力信号を受信し、受信した信号を信号選択部
３ｂに送る。信号選択部３ｂでは、インタフェース制御
部１６ｂからの取込み信号の選択指示に従って、図４に
示すＩＣチップ端子登録ファイルに登録されている端子
番号４ａの信号のみ選択してデータラッチ部３ｃに送
る。このように、信号選択を行なうことで、電源、接地
端子等の論理検証時には不必要なデータ取り込みを防止
している。次に、パタン記憶部１３ｂへの書込み制御を
行なうタイミング生成部３ｄに、図４に示す如きＩＣチ
ップ端子登録ファイルに設定している基準クロックのみ
を選択して送る。タイミング生成部３ｄは、この基準ク
ロックに基づきデータラッチ部３ｃと、アドレス生成部
３ｅと、パタン記憶部１３ｂとに対し、信号を取り込む
ためのタイミング制御を行なう為の信号を生成する。

【００３０】データラッチ部３ｃは、信号選択部３ｂで
選択されたＩＣチップの入出力信号をタイミング生成部
３ｄにより生成されたラッチ信号により一度ラッチす
る。アドレス生成部３ｅは、タイミング生成部３ｄから
のアドレス生成用信号を受け、パタン記憶部１３ｂに対
するアドレス生成を行なう。パタン記憶部１３ｂへの信
号書込みは、アドレス生成部３ｅで生成されたアドレス
とデータラッチ部３ｃでラッチされた信号をタイミング
生成部３ｄからのパタン記憶書込み信号により指定され
たアドレスに書込む。パタン記憶部１３ｂへの信号書込
みは、マンマシンブロック部１５のシステム操作部１５
ａからの終了指示があるまで行なわれる（ステップ２−
５）。終了指示があると、データ受信及びパタン記憶部
１３ｂへのデータ書込みは終了する。尚、この時点での
アドレス生成部３ｅに示されている最終アドレスを実行
結果登録部５ｃの実行状況ファイルに書込む（ステップ
２−６）。

【００３１】上述した手順により、ＩＣチップ８ｂの入
出力信号を論理検証システムに取込む作業が完了する。

【００３２】次に、論理検証ブロック部１４の論理検証
について、図６の論理検証ブロック図に従って説明す
る。装置インタフェースブロック部１３でのＩＣチップ
入出力信号の取込みが完了した後、論理検証ブロック部
１４により論理検証を行なう。論理検証ブロック部１４
は、上述した装置インタフェースブロック部１３と同様
に、マンマシンブロック部１５のシステム操作部１５ａ
であるキーボード等の入力手段により操作される。論理
検証を実行するに際し、ＩＣチップ８ｂの論理検証用回
路モデルを検証モデル登録部１４ａに登録する（ステッ
プ２−７）。

【００３３】論理検証制御部１６ｃは、システム制御部
１６ａを介してインタフェース制御部１６ｂの実行結果
登録部５ｃの実行状況ファイルを参照してＩＣチップ８
ｂからの受信データの登録状況を確認し選択する（ステ
ップ２−８）。登録データが複数存在する場合には、実
行状況ファイル内のカウント情報（即ち、実行カウンタ
番号）７ａから選択する。マンマシンブロック部１５の
システム操作部１５ａであるキーボード等の入力手段に
より読込みデータの選択が完了し、テストパタン生成を
行なうと、論理検証制御部１６ｃはインタフェース制御
部１６ｂの実行結果登録部５ｃ内の選択されたカウント
情報７ａに示されるパタン記憶部１３ｂの先頭アドレス
７ｂと最終アドレス７ｃとをシステム制御部１６ａを介
して読込み、テストパタン登録部１４ｂ内のアドレス生
成部６ｄにアドレス情報を書込む（ステップ２−９）。

【００３４】アドレス情報の書込みが完了すると、論理
検証制御部１６ｃは、読込みタイミング制御部６ｃに対
して読込み開始の支持が送られる。読込みタイミング制
御部６ｃは、装置インタフェースブロック部１３のパタ
ン記憶部１３ｂに対して読込み信号を送る。また、アド
レス生成部６ｄに対してアドレスカウント信号が送ら
れ、アドレス生成部６ｄからパタン記憶部１３ｂに対し
てアドレスが送られる。これにより、パタン記憶部１６
ｂに記憶されたデータを論理検証ブロック部１４のテス
トパタン登録部１４ｂから読込み可能となる。パタン記
憶部１３ｂから読込まれた信号は、テストパタン生成部
６ａにより、論理検証用テストパタンに変換される。変
換された論理検証用テストパタンは、テストパタン登録
部６ｂに登録される。

【００３５】上述の作業が終了アドレスナで繰り返され
ることで、ＩＣチップの入出力信号データを論理検証用
テストパタンとして登録され、論理検証を実行すること
が可能になる（ステップ２−１０）。

【００３６】論理検証制御部１６ｃは、論理検証用テス
トパタンの生成、登録が完了すると、次に登録したテス
トパタンと既に検証モデル登録部１４ａに登録している
論理検証用回路モデルを使用して論理シミュレータ部１
４ｃにより論理検証を実行する（ステップ２−１１）。
論理シミュレータ部１４ｃによる論理検証結果は、結果
解析部１４ｄに蓄積される。論理検証結果の解析は、マ
ンマシンブロック部１５のシステム操作部１５ａである
キーボード等の入力手段及び表示部１５ｂのディスプレ
イ等により波形での検証が可能となる。また、結果解析
部１４ｄでは、テストパタン登録部１４ｂ内のテストパ
タン登録部６ｂの出力端子信号との結果比較機能を有す
る（ステップ２−１２）。

【００３７】しかも、実際のＩＣチップでは、ＩＣチッ
プ内の詳細動作を見ることが出来なかったが、論理検証
システムに取込むことで、ＩＣチップの詳細動作まで見
ることが可能となる。その結果、問題発生時の検証も容
易に行なうことが可能になる。尚、上述の実施形態例で
は、装置インタフェースブロック部１３でのＩＣチップ
８ｂの入出力信号の取込み機能と論理検証ブロック部１
４での論理検証機能とは、マンマシンブロック部１５の
システム操作部１５ａの入力手段により別々に起動する
方式の形態であった。しかし、論理検証システムの実行
時にあらかじめＩＣチップへの入出力信号の取込みから
論理検証まで実行する入力手段を設けることにより、Ｉ
Ｃチップの入出力信号を取込みながら論理検証を同時に
実行することが可能である。

【００３８】更に、この実施形態例では、制御ブロック
部１６に論理検証システム全体を制御するシステム制御
部１６ａの他に、装置インタフェースブロック部１３を
制御するインタフェース制御部１６ｂと論理検証ブロッ
ク部１４を制御する論理検証制御部１６ｃを別々に設け
ている。そこで、装置インタフェースブロック部１３で
ＩＣチップへの入出力信号の受信機能と既にパタン記憶
部１３ｂに記憶している信号情報から論理検証ブロック
部１４での論理検証機能を別々に行なうことも可能であ
る。

【００３９】更にまた、論理検証ブロック部１４のテス
トパタン登録部１４ｂによるテストパタン生成時におい
て、装置インタフェースブロック部１３のパタン記憶部
１３ｂから信号情報を読込む際に、予めテストパタン生
成部６ａにある信号パタンを設定しておくことによりテ
ストパタン生成部６ａは、読込んだパタンと設定してい
る信号パタンとの比較を行ない、このパタンが一致した
時点からテストパタンの生成を開始する。また、取込み
時間を設定することにより、論理検証に必要なテストパ
タンのみを生成することが可能であり、テストパタン生
成時間や、論理検証時間を短縮することが可能になる。

【００４０】

【発明の他の実施形態例】次に、図９及び図１０を参照
して本発明による論理検証システムの他の実施形態例を
説明する。

【００４１】図９は、本発明による論理検証システムの
第２実施形態例の実装置の接続例を示す。実装置と論理
検証システムの本体装置１２’との接続部分にパッケー
ジコネクタを用いることにより、装置に実装されるパッ
ケージ自体の入出力信号を論理検証システムに取込むこ
とが可能になる。この実施形態例では、論理検証システ
ムの本体装置１２’を変更することなく、実装置との接
続部分を変更することにより、ＩＣチップのみならず、
ＩＣチップを実装するパッケージに対する入出力信号を
論理検証システムに取込み、パッケージ単位に実動作レ
ベルでの論理検証を実行可能にする。図中、１１’はコ
ネクタ接続部を示す．

【００４２】図１０は、本発明による論理検証システム
の第２実施形態例の本体装置１２’を中心とするブロッ
ク図である。この論理検証システムによると、複数（ｎ
個）のＩＣソケット部１１−１〜１１−ｎに対応する複
数の装置インタフェースブロック部１３−１〜１３−ｎ
と共に論理検証ブロック部１４’、マンマシンブロック
部１５及び制御ブロック部１６’を含む本体装置１２’
を備える。斯かる構成の論理検証システムにより、複数
のＩＣチップの入出力信号を同時に取込むことが出来る
ために、同一条件での実装置検証時の各ＩＣチップへの
入出力信号を同時に取込むことができる。尚、制御ブロ
ック部１６’は、各装置インタフェースブロック部１３
−１〜１３−ｎに対するＩＣチップ登録ファイルを作成
するインタフェース制御部を有する。また、論理検証制
御部も、各装置インタフェースブロック部１３−１〜１
３−ｎに対するパタン記憶部からのテストパタン生成部
を有している。

【００４３】以上、本発明による論理検証システムの好
適実施形態例の構成及び動作を詳述した。しかし、本発
明は斯かる特定例のみに限定されるべきではなく、本発
明の要旨を逸脱することなく種々の変形変更が可能であ
ること当業者には容易に理解できよう。

【００４４】

【発明の効果】上述の説明から理解される如く、本発明
の論理検証システムによると、実装置に実装されたＩＣ
チップの入出力信号を論理検証用のテストパタンとして
取込む為に、複雑な実動作レベルの作成が不要となり、
本来のＩＣチップとしての論理検証が可能となる。ま
た、論理検証用回路モデルで論理検証を行なう為に、Ｉ
Ｃ回路の詳細な動作検証まで実施可能となる。

【００４５】更に、実装置と、この論理検証システムの
ＩＣソケット部を変更することで種々の形状のＩＣチッ
プに対応可能である。また、ＩＣソケット部をパッケー
ジ用のコネクタに変更することで、ＩＣチップのみなら
ず、パッケージの入出力信号を取込むことも可能であ
る。

【図面の簡単な説明】

【図１】本発明による論理検証システムの第１実施形態
例のブロック図である。

【図２】図１の論理検証システムの動作フローチャート
である。

【図３】図１中の装置インタフェースブロック部の詳細
構成図である。

【図４】ＩＣチップ端子登録ファイルの一例である。

【図５】図１中の制御ブロック部の詳細構成図である。

【図６】図１中のテストパタン登録部の詳細構成図とそ
の周辺回路構成図である。

【図７】実行結果登録ファイルの構成例である。

【図８】図１の論理検証システムの本体装置とＩＣソケ
ット部及びＩＣチップの接続例である。

【図９】図８の変形接続例である。

【図１０】本発明による論理検証システムの第２実施形
態例のブロック図である。

【図１１】従来の論理検証システムのブロック図であ
る。

【符号の説明】

１１、１１−１〜１１−ｎ ＩＣソケット部 １２、１２’ 本体装置 １３、１３−１〜１３−ｎ 装置インタフェースブ
ロック部 １３ａ 信号入力部 １３ｂ パタン記憶部 １４、１４’ 論理検証ブロック部 １４ａ 検証モデル登録部 １４ｂ テストパタン登録部 １４ｃ 論理シミュレータ部 １４ｄ 結果解析部 １５、１５’ マンマシンブロック部 １６、１６’ 制御ブロック部

Claims (8)

【特許請求の範囲】
1. 【請求項１】ＩＣソケット部と本体装置とを備え、前記
   ＩＣソケット部はプリント基板に実装されたＩＣチップ
   の入出力信号を取出して前記本体装置へ送り、該本体装
   置は前記ＩＣソケット部からの信号を取込んで論理検証
   用テストパタンを生成し、ＩＣチップの論理検証用回路
   モデルと共に論理検証を実行することを特徴とする論理
   検証システム。
2. 【請求項２】前記ＩＣソケット部は、前記ＩＣチップの
   端子に着脱自在に接続することを特徴とする請求項１に
   記載の論理検証システム。
3. 【請求項３】前記本体装置には、前記ＩＣソケット部が
   複数個設けられ、複数のＩＣチップの入出力信号を同時
   に取込み可能に構成されることを特徴とする請求項１に
   記載の論理検証システム。
4. 【請求項４】前記ＩＣソケット部は、前記ＩＣチップの
   パッケージ形状やピン数に対応して異なる複数のＩＣソ
   ケット部を用意することを特徴とする請求項１又は２の
   論理検証システム。
5. 【請求項５】前記本体装置は、前記ＩＣチップからの信
   号を入力し、データとして記憶する装置インタフェース
   ブロック部と、該装置インタフェースブロック部から入
   力した信号から論理検証用のテストパタンを生成して論
   理検証を行なう論理検証ブロック部と、論理検証システ
   ムを操作するマンマシンブロック部と、全体の制御を行
   なう制御ブロック部とを有することを特徴とする請求項
   １に記載の論理検証システム。
6. 【請求項６】前記装置インタフェースブロック部は、前
   記ＩＣチップの前記入出力信号を前記本体装置内に取込
   む信号入力部と、該信号入力部から取込まれた信号を記
   憶するパタン記憶部とを有することを特徴とする請求項
   ５に記載の論理検証システム。
7. 【請求項７】前記論理検証ブロック部は、前記ＩＣチッ
   プの論理検証モデルを登録する検証モデル登録部と、前
   記パタン記憶部に記憶されたＩＣチップの入出力信号か
   ら論理検証用テストパタンを生成し登録するテストパタ
   ン登録部と、前記論理検証用回路モデル及びテストパタ
   ンを用いて論理検証する論理シミュレータ部と、該論理
   シミュレータ部の論理検証結果を蓄積し解析する結果解
   析部とを有することを特徴とする請求項５に記載の論理
   検証システム。
8. 【請求項８】前記ＩＣソケット部は、コネクタを介して
   接続されることを特徴とする請求項１に記載の論理検証
   システム。