JP2002341956A - 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム - Google Patents
情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システムInfo
- Publication number
- JP2002341956A JP2002341956A JP2001150232A JP2001150232A JP2002341956A JP 2002341956 A JP2002341956 A JP 2002341956A JP 2001150232 A JP2001150232 A JP 2001150232A JP 2001150232 A JP2001150232 A JP 2001150232A JP 2002341956 A JP2002341956 A JP 2002341956A
- Authority
- JP
- Japan
- Prior art keywords
- information processing
- key
- semiconductor device
- processing semiconductor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】電子鍵を持つ正規のソフトウェア開発者にのみ
ソフトウェア開発動作を許可し、製品上の組み込みソフ
トウェアのセキュリティを守る。 【解決手段】情報処理半導体装置１００は、ＣＰＵ１０
１、メモリ１０２、汎用デバッガーインターフェース１
０５の他、外部のデバッグ許可鍵装置１３１から電子キ
ー信号１３１ａを入力するためのデバッグ許可鍵インタ
ーフェース１１１と、この入力された電子キー信号１３
１ａから鍵を検出する鍵検出回路１１０と、この検出さ
れた鍵とこの情報処理半導体装置に固有なＩＤ１０８ａ
とを照合する照合回路１０９とを備える。汎用デバッガ
ーインターフェース１０５は、照合回路１０９の照合結
果信号１０９ａに基づいて、選択的に、デバッガーイン
ターフェース１０５を有効化または無効化する。
ソフトウェア開発動作を許可し、製品上の組み込みソフ
トウェアのセキュリティを守る。 【解決手段】情報処理半導体装置１００は、ＣＰＵ１０
１、メモリ１０２、汎用デバッガーインターフェース１
０５の他、外部のデバッグ許可鍵装置１３１から電子キ
ー信号１３１ａを入力するためのデバッグ許可鍵インタ
ーフェース１１１と、この入力された電子キー信号１３
１ａから鍵を検出する鍵検出回路１１０と、この検出さ
れた鍵とこの情報処理半導体装置に固有なＩＤ１０８ａ
とを照合する照合回路１０９とを備える。汎用デバッガ
ーインターフェース１０５は、照合回路１０９の照合結
果信号１０９ａに基づいて、選択的に、デバッガーイン
ターフェース１０５を有効化または無効化する。
Description
【０００１】
【発明の属する技術分野】本発明は、システムＬＳＩの
ような情報処理半導体装置に関する。
ような情報処理半導体装置に関する。
【０００２】
【従来の技術】近年、汎用ＣＰＵがシステムＬＳＩのコ
アとしてシステムＬＳＩに組み込まれるようになった。
そのようなＣＰＵは一般的に標準的なデバッガーインタ
ーフェースを備えており、そこに接続する汎用デバッガ
ーは比較的安価で容易に入手できる。そのためソフトウ
ェア開発コストを低くできるという利点がある。なお、
デバッガーとは、そのＣＰＵで動作するプログラムを開
発し、かつＣＰＵをステップ実行させたり、途中で停止
させたりして当該プログラムのデバッグを行うツールで
ある。
アとしてシステムＬＳＩに組み込まれるようになった。
そのようなＣＰＵは一般的に標準的なデバッガーインタ
ーフェースを備えており、そこに接続する汎用デバッガ
ーは比較的安価で容易に入手できる。そのためソフトウ
ェア開発コストを低くできるという利点がある。なお、
デバッガーとは、そのＣＰＵで動作するプログラムを開
発し、かつＣＰＵをステップ実行させたり、途中で停止
させたりして当該プログラムのデバッグを行うツールで
ある。
【０００３】一方で、システムＬＳＩ内部に組み込まれ
たソフトウェアや外部バスインターフェースを介して接
続されたメモリ上のソフトウェアには第三者に知られた
くないプログラムやデータが存在することがしばしばあ
り、上記汎用デバッガーを接続可能な状態にしておく
と、第三者がそのプログラムの動作やデータを容易に解
析できるというセキュリティ上の問題がある。
たソフトウェアや外部バスインターフェースを介して接
続されたメモリ上のソフトウェアには第三者に知られた
くないプログラムやデータが存在することがしばしばあ
り、上記汎用デバッガーを接続可能な状態にしておく
と、第三者がそのプログラムの動作やデータを容易に解
析できるというセキュリティ上の問題がある。
【０００４】
【発明が解決しようとする課題】このような問題に対処
するために、従来、図１に示すように、システムＬＳＩ
としての情報処理半導体装置に対して専用デバッガーを
接続するための専用デバッガーインターフェースを設け
て、専用デバッガーのみが当該システムＬＳＩ内部のＣ
ＰＵおよびそのソフトウェアにアクセス可能とすること
により、セキュリティを確保していた。すなわち、専用
デバッガーはそのシステムＬＳＩにしか適用できない装
置である。
するために、従来、図１に示すように、システムＬＳＩ
としての情報処理半導体装置に対して専用デバッガーを
接続するための専用デバッガーインターフェースを設け
て、専用デバッガーのみが当該システムＬＳＩ内部のＣ
ＰＵおよびそのソフトウェアにアクセス可能とすること
により、セキュリティを確保していた。すなわち、専用
デバッガーはそのシステムＬＳＩにしか適用できない装
置である。
【０００５】しかしながら、この従来技術では専用デバ
ッガーを開発する必要があるためシステム開発コストが
高くなること、専用デバッガーを開発するための日程が
システム開発日程を長くすること、システムＬＳＩを開
発する毎に専用デバッガーを開発する必要があること、
ＣＰＵを換えると別の専用デバッガーを開発する必要が
あること、等の不利益があった。
ッガーを開発する必要があるためシステム開発コストが
高くなること、専用デバッガーを開発するための日程が
システム開発日程を長くすること、システムＬＳＩを開
発する毎に専用デバッガーを開発する必要があること、
ＣＰＵを換えると別の専用デバッガーを開発する必要が
あること、等の不利益があった。
【０００６】本発明はこのような背景の下になされたも
のであり、その目的は、電子鍵を持つ正規のソフトウェ
ア開発者にのみソフトウェア開発動作を許可し、製品上
の組み込みソフトウェアのセキュリティを守ることがで
きる情報処理半導体装置、デバッグ許可鍵装置および情
報処理半導体システムを提供することにある。
のであり、その目的は、電子鍵を持つ正規のソフトウェ
ア開発者にのみソフトウェア開発動作を許可し、製品上
の組み込みソフトウェアのセキュリティを守ることがで
きる情報処理半導体装置、デバッグ許可鍵装置および情
報処理半導体システムを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による情報処理半導体装置は、少なくともＣ
ＰＵ、メモリおよびデバッガーインターフェースを備え
た情報処理半導体装置において、外部から電子キー信号
を入力するためのデバッグ許可鍵インターフェースと、
この入力された電子キー信号から鍵を検出する鍵検出回
路と、この検出された鍵と当該情報処理半導体装置に固
有なＩＤとを照合する照合回路とを備え、前記デバッガ
ーインターフェースは、前記照合回路の照合結果信号に
基づいて、選択的に、前記デバッガーインターフェース
を有効化または無効化する有効化／無効化手段を有する
ことを特徴とする。
に、本発明による情報処理半導体装置は、少なくともＣ
ＰＵ、メモリおよびデバッガーインターフェースを備え
た情報処理半導体装置において、外部から電子キー信号
を入力するためのデバッグ許可鍵インターフェースと、
この入力された電子キー信号から鍵を検出する鍵検出回
路と、この検出された鍵と当該情報処理半導体装置に固
有なＩＤとを照合する照合回路とを備え、前記デバッガ
ーインターフェースは、前記照合回路の照合結果信号に
基づいて、選択的に、前記デバッガーインターフェース
を有効化または無効化する有効化／無効化手段を有する
ことを特徴とする。
【０００８】このように、デバッグ許可鍵インターフェ
ースを介して情報処理半導体装置の外部から適正な電子
キー信号を入力した場合にのみデバッガーインターフェ
ースが有効化される。これによって、デバッガーは汎用
のものであっても、製品上の組み込みソフトウェアのセ
キュリティが保たれる。
ースを介して情報処理半導体装置の外部から適正な電子
キー信号を入力した場合にのみデバッガーインターフェ
ースが有効化される。これによって、デバッガーは汎用
のものであっても、製品上の組み込みソフトウェアのセ
キュリティが保たれる。
【０００９】前記有効化／無効化手段は、例えば、前記
照合結果信号に基づいて選択的に信号を導通／遮断する
ゲート手段により構成することができる。
照合結果信号に基づいて選択的に信号を導通／遮断する
ゲート手段により構成することができる。
【００１０】前記鍵検出回路としては、単に電子キー信
号をそのまま受信する構成の他に、外部に対して変調コ
ードを発生する変調コード発生手段と、この変調コード
により変調された前記電子キー信号を受けて復調する復
調手段とを有して、生の電子キー信号を外部に晒さない
ようにすることも可能である。
号をそのまま受信する構成の他に、外部に対して変調コ
ードを発生する変調コード発生手段と、この変調コード
により変調された前記電子キー信号を受けて復調する復
調手段とを有して、生の電子キー信号を外部に晒さない
ようにすることも可能である。
【００１１】前記固有なＩＤは、固定的に記録されてい
てもよいが、書き換え可能に保持するＩＤ保持手段を備
えてもよい。
てもよいが、書き換え可能に保持するＩＤ保持手段を備
えてもよい。
【００１２】本発明によるデバッグ許可鍵装置は、上記
情報処理半導体装置に対して前記電子キー信号を供給す
る手段を備えたものである。より具体的には、この電子
キー信号を供給する手段は、前記情報処理半導体装置に
固有なＩＤと同じＩＤを保持するＩＤ保持手段と、この
ＩＤに基づいて前記電子キーを生成し前記情報処理半導
体装置へ送信する送信手段とを備える。
情報処理半導体装置に対して前記電子キー信号を供給す
る手段を備えたものである。より具体的には、この電子
キー信号を供給する手段は、前記情報処理半導体装置に
固有なＩＤと同じＩＤを保持するＩＤ保持手段と、この
ＩＤに基づいて前記電子キーを生成し前記情報処理半導
体装置へ送信する送信手段とを備える。
【００１３】上記情報処理半導体装置が変調コード発生
手段と復調手段とを有する場合には、これに対応するデ
バッグ許可鍵装置は、前記情報処理半導体装置に固有な
ＩＤと同じＩＤを保持するＩＤ保持手段と、このＩＤを
前記変調コードで変調する変調手段と、この変調手段に
より変調されたＩＤを前記変調された電子キー信号とし
て送信する送信手段とを備える。
手段と復調手段とを有する場合には、これに対応するデ
バッグ許可鍵装置は、前記情報処理半導体装置に固有な
ＩＤと同じＩＤを保持するＩＤ保持手段と、このＩＤを
前記変調コードで変調する変調手段と、この変調手段に
より変調されたＩＤを前記変調された電子キー信号とし
て送信する送信手段とを備える。
【００１４】デバッグ許可鍵装置内のＩＤ保持手段も、
前記ＩＤを書き換え可能に保持するＩＤ保持手段により
構成してもよい。
前記ＩＤを書き換え可能に保持するＩＤ保持手段により
構成してもよい。
【００１５】本発明による情報処理半導体システムは、
上記の情報処理半導体装置と、対応するデバッグ許可鍵
装置とからなる。
上記の情報処理半導体装置と、対応するデバッグ許可鍵
装置とからなる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１７】図２に本実施の形態における情報処理半導
体装置を中心としたシステム全体のブロック図を示す。
体装置を中心としたシステム全体のブロック図を示す。
【００１８】情報処理半導体装置１００は、ＣＰＵ１０
１、メモリ１０２、汎用デバッガーインターフェース１
０５、外部バスインターフェース１０７、ＩＤ保持部１
０８、照合回路１０９、鍵検出回路１１０、デバッグ許
可鍵インターフェース１１１を備えている。
１、メモリ１０２、汎用デバッガーインターフェース１
０５、外部バスインターフェース１０７、ＩＤ保持部１
０８、照合回路１０９、鍵検出回路１１０、デバッグ許
可鍵インターフェース１１１を備えている。
【００１９】情報処理半導体装置１００は、汎用デバッ
ガーインターフェース１０５を介して外部の汎用デバッ
ガー１２０と接続され、外部バスインターフェース１０
７を介して外部のデバッグ許可鍵装置１３０と接続され
る。さらに、情報処理半導体装置１００は、外部バスイ
ンターフェース１０７を介して外部のメモリ１４０等と
接続される。
ガーインターフェース１０５を介して外部の汎用デバッ
ガー１２０と接続され、外部バスインターフェース１０
７を介して外部のデバッグ許可鍵装置１３０と接続され
る。さらに、情報処理半導体装置１００は、外部バスイ
ンターフェース１０７を介して外部のメモリ１４０等と
接続される。
【００２０】デバッグ許可鍵装置１３０は、集積回路
（ＩＣ）や半導体チップにより構成することができ、ソ
フトウェア開発用の基板上で配線に直付けしたり、コネ
クタ付きケーブルを介したりすることにより、情報処理
半導体装置１００に対して接続される。デバッグ許可鍵
装置１３０は、ＩＤ保持部１３１を内蔵する。このＩＤ
保持部１３１には、情報処理半導体装置１００のＩＤ保
持部１０８に設定されたＩＤと同じＩＤが設定されてい
る。
（ＩＣ）や半導体チップにより構成することができ、ソ
フトウェア開発用の基板上で配線に直付けしたり、コネ
クタ付きケーブルを介したりすることにより、情報処理
半導体装置１００に対して接続される。デバッグ許可鍵
装置１３０は、ＩＤ保持部１３１を内蔵する。このＩＤ
保持部１３１には、情報処理半導体装置１００のＩＤ保
持部１０８に設定されたＩＤと同じＩＤが設定されてい
る。
【００２１】デバッグ許可鍵装置１３０はそのＩＤ保持
部１３１のＩＤを電子キー信号１３１ａとして情報処理
半導体装置１００に入力する。この電子キー信号１３１
ａは、情報処理半導体装置１００のデバッグ許可鍵イン
ターフェース１１１を介して鍵検出回路１１０に入力さ
れる。鍵検出回路１１０は電子キー信号１３１ａから鍵
としてのＩＤを抽出する。照合回路１０９は、鍵検出回
路１１０が抽出した鍵１１０ａとＩＤ保持部１０８から
のＩＤ１０８ａとを照合し、両者が一致すれば、汎用デ
バッガーインターフェース１０５に対して照合結果信号
として許可信号１０９ａを発生する。この許可信号１０
９ａを受けた汎用デバッガーインターフェース１０５
は、有効化され、情報処理半導体装置１００に対して汎
用デバッガー１２０を使用することを許可する。
部１３１のＩＤを電子キー信号１３１ａとして情報処理
半導体装置１００に入力する。この電子キー信号１３１
ａは、情報処理半導体装置１００のデバッグ許可鍵イン
ターフェース１１１を介して鍵検出回路１１０に入力さ
れる。鍵検出回路１１０は電子キー信号１３１ａから鍵
としてのＩＤを抽出する。照合回路１０９は、鍵検出回
路１１０が抽出した鍵１１０ａとＩＤ保持部１０８から
のＩＤ１０８ａとを照合し、両者が一致すれば、汎用デ
バッガーインターフェース１０５に対して照合結果信号
として許可信号１０９ａを発生する。この許可信号１０
９ａを受けた汎用デバッガーインターフェース１０５
は、有効化され、情報処理半導体装置１００に対して汎
用デバッガー１２０を使用することを許可する。
【００２２】図３に、図２に示したシステムの本発明関
連部分の具体的な構成例を示す。
連部分の具体的な構成例を示す。
【００２３】この例では、情報処理半導体装置１００と
デバッグ許可鍵装置１３０は同じＩＤ ＝０ｘＡ５（”
０ｘ”は後続の数値が１６進数であることを示す）を持
つ。デバッグ許可鍵装置１３０は、ＩＤ保持部１３１に
加えてＩＤ送信部１３２を有し、このＩＤ送信部１３２
によりＩＤ保持部１３１のＩＤを１ビットシリアルのキ
ー信号１３１ｂとしてクロック信号１３１ｃに同期して
クロック信号１３１ｃとともに情報処理半導体装置１０
０に送信する。情報処理半導体装置１００の鍵検出回路
１１０は、ここでは８個のＤフリップフロップを直列接
続した８ビットシフトレジスタ１１０ｂで構成してい
る。また、汎用デバッガーインターフェース１０５は、
インターフェース回路１０５ｃの前段に配置したゲート
回路（ここではＡＮＤゲート）１０５ａ，１０５ｂを有
し、このゲート回路により、後述の許可信号１０９ａに
応じて選択的に汎用デバッガー１２０からの入力信号を
有効化または無効化する有効化／無効化手段を構成して
いる。このＩＤの照合処理は、初期的にデバッグ許可鍵
装置１３０および情報処理半導体装置１００に対して、
ユーザが操作できる例えばリセットキー（図示せず）な
どのリセット操作手段からリセット信号を与えることに
より起動することができる。デバッグ許可鍵装置１３０
はリセット信号に応じてＩＤ送信部１３２が上記のよう
にキー信号１３１ｂおよびクロック信号１３１ｃを発生
する。一方、情報処理半導体装置１００は、リセット信
号に応じて、シフトレジスタ１１０ｂをリセットすると
ともに、ＣＰＵ１０１や周辺回路等が初期化される。
デバッグ許可鍵装置１３０は同じＩＤ ＝０ｘＡ５（”
０ｘ”は後続の数値が１６進数であることを示す）を持
つ。デバッグ許可鍵装置１３０は、ＩＤ保持部１３１に
加えてＩＤ送信部１３２を有し、このＩＤ送信部１３２
によりＩＤ保持部１３１のＩＤを１ビットシリアルのキ
ー信号１３１ｂとしてクロック信号１３１ｃに同期して
クロック信号１３１ｃとともに情報処理半導体装置１０
０に送信する。情報処理半導体装置１００の鍵検出回路
１１０は、ここでは８個のＤフリップフロップを直列接
続した８ビットシフトレジスタ１１０ｂで構成してい
る。また、汎用デバッガーインターフェース１０５は、
インターフェース回路１０５ｃの前段に配置したゲート
回路（ここではＡＮＤゲート）１０５ａ，１０５ｂを有
し、このゲート回路により、後述の許可信号１０９ａに
応じて選択的に汎用デバッガー１２０からの入力信号を
有効化または無効化する有効化／無効化手段を構成して
いる。このＩＤの照合処理は、初期的にデバッグ許可鍵
装置１３０および情報処理半導体装置１００に対して、
ユーザが操作できる例えばリセットキー（図示せず）な
どのリセット操作手段からリセット信号を与えることに
より起動することができる。デバッグ許可鍵装置１３０
はリセット信号に応じてＩＤ送信部１３２が上記のよう
にキー信号１３１ｂおよびクロック信号１３１ｃを発生
する。一方、情報処理半導体装置１００は、リセット信
号に応じて、シフトレジスタ１１０ｂをリセットすると
ともに、ＣＰＵ１０１や周辺回路等が初期化される。
【００２４】デバッグ終了後、情報処理半導体装置１０
０の製品としての出荷時にはインターフェース１０５，
１１１の接続端子およびＩＤ保持部１０８、鍵検出回路
１１０、照合回路１０９はそのまま残存する。これらの
うち、インターフェース１１１、インターフェース１０
５内のゲート回路、ＩＤ保持部１０８、鍵検出回路１１
０、照合回路１０９は情報処理半導体装置１００の本来
の機能としては不要であるが、残存していても特に問題
はない。適正なデバッグ許可鍵装置１３０がないかぎ
り、汎用デバッグインターフェース１０５が悪用される
ことが回避される。
０の製品としての出荷時にはインターフェース１０５，
１１１の接続端子およびＩＤ保持部１０８、鍵検出回路
１１０、照合回路１０９はそのまま残存する。これらの
うち、インターフェース１１１、インターフェース１０
５内のゲート回路、ＩＤ保持部１０８、鍵検出回路１１
０、照合回路１０９は情報処理半導体装置１００の本来
の機能としては不要であるが、残存していても特に問題
はない。適正なデバッグ許可鍵装置１３０がないかぎ
り、汎用デバッグインターフェース１０５が悪用される
ことが回避される。
【００２５】なお、図３における汎用デバッガー１２０
と情報処理半導体装置１００との間の信号線の本数やゲ
ートの個数は単なる例示であり、本発明を図示のものに
限定する意図はない。
と情報処理半導体装置１００との間の信号線の本数やゲ
ートの個数は単なる例示であり、本発明を図示のものに
限定する意図はない。
【００２６】８ビットシフトレジスタ１１０ｂは、図４
に示すように、デバッグ許可鍵装置１３０からの１ビッ
トシリアルクロック同期信号信号としてのキー（ｋｅ
ｙ）信号１３１ｂをクロック信号１３１ｃに同期して復
号することにより鍵１１０ａを抽出する。照合回路１０
９としての比較器において鍵１１０ａがＩＤ保持部１０
８のＩＤ１０８ａと一致したとき、許可信号１０９ａを
出力する（ここではＨレベルにする）ことにより、汎用
デバッガーインターフェース１０５を経由した汎用デバ
ッガー１２０の使用を許可する。
に示すように、デバッグ許可鍵装置１３０からの１ビッ
トシリアルクロック同期信号信号としてのキー（ｋｅ
ｙ）信号１３１ｂをクロック信号１３１ｃに同期して復
号することにより鍵１１０ａを抽出する。照合回路１０
９としての比較器において鍵１１０ａがＩＤ保持部１０
８のＩＤ１０８ａと一致したとき、許可信号１０９ａを
出力する（ここではＨレベルにする）ことにより、汎用
デバッガーインターフェース１０５を経由した汎用デバ
ッガー１２０の使用を許可する。
【００２７】デバッグ許可鍵装置１３０のＩＤ保持部１
３１としては、ＰＬＤ（Programmable Logic Device）
やＦＰＧＡ（Field Programmable Gate Array）を用い
ることにより、ＩＤや電子キー信号への変換仕様を書き
換え可能にすることができる。
３１としては、ＰＬＤ（Programmable Logic Device）
やＦＰＧＡ（Field Programmable Gate Array）を用い
ることにより、ＩＤや電子キー信号への変換仕様を書き
換え可能にすることができる。
【００２８】情報処理半導体装置１００のＩＤ保持部１
０８としては、マスクＲＯＭやヒューズを用いることに
より、ＩＤを設計段階から決定する必要はなく、製造工
程の一部または製造後工程の一部で決定することができ
る。
０８としては、マスクＲＯＭやヒューズを用いることに
より、ＩＤを設計段階から決定する必要はなく、製造工
程の一部または製造後工程の一部で決定することができ
る。
【００２９】図５に、鍵検出回路１１０が別構成を有す
る情報処理半導体装置１００の構成を示す。この場合、
鍵検出回路１１０は、変調コードを発生する変調コード
発生器１１０ｃと、変調信号の復調を行う復調・鍵検出
回路１１０ｄを有する。一方、デバッグ許可鍵装置１３
０は、変調コード発生器１１０ｃから変調コード１３１
ｅを受信し、この変調コードでＩＤ保持部１３１内のＩ
Ｄを変調する変調回路１３３を有し、この変調回路１３
３から出力される変調された電子キー信号１３１ｄを情
報処理半導体装置１００へ送信する。情報処理半導体装
置１００は、この電子キー信号１３１ｄを、デバッグ許
可鍵インターフェース１１１を介して復調・鍵検出回路
１１０ｄで受信し、ここで、変調コード発生器１１０ｃ
からの変調コード１３１ｅに基づいて変調信号の復調を
行うことにより、ＩＤを復元する。
る情報処理半導体装置１００の構成を示す。この場合、
鍵検出回路１１０は、変調コードを発生する変調コード
発生器１１０ｃと、変調信号の復調を行う復調・鍵検出
回路１１０ｄを有する。一方、デバッグ許可鍵装置１３
０は、変調コード発生器１１０ｃから変調コード１３１
ｅを受信し、この変調コードでＩＤ保持部１３１内のＩ
Ｄを変調する変調回路１３３を有し、この変調回路１３
３から出力される変調された電子キー信号１３１ｄを情
報処理半導体装置１００へ送信する。情報処理半導体装
置１００は、この電子キー信号１３１ｄを、デバッグ許
可鍵インターフェース１１１を介して復調・鍵検出回路
１１０ｄで受信し、ここで、変調コード発生器１１０ｃ
からの変調コード１３１ｅに基づいて変調信号の復調を
行うことにより、ＩＤを復元する。
【００３０】図５の構成における変復調方式としては既
存の任意のものを利用できる。ＩＤを変調した電子キー
信号１３１ｄを利用することにより、電子キー信号１３
１ａからＩＤを認識することを困難にし、セキュリティ
向上を図ることができる。また、変調コード発生器１１
０ｃから発生する変調コードを、セッション毎に乱数発
生等により変更するようにすれば、そのセッションにの
み有効な電子キー信号を作成することができる。
存の任意のものを利用できる。ＩＤを変調した電子キー
信号１３１ｄを利用することにより、電子キー信号１３
１ａからＩＤを認識することを困難にし、セキュリティ
向上を図ることができる。また、変調コード発生器１１
０ｃから発生する変調コードを、セッション毎に乱数発
生等により変更するようにすれば、そのセッションにの
み有効な電子キー信号を作成することができる。
【００３１】図６に、汎用デバッガーインターフェース
１０５の他の構成例を示す。図３の例では、情報処理半
導体装置１００の汎用デバッガーインターフェース１０
５の、外部との接続部において、許可信号１０９ａに従
って汎用デバッガー１２０との間の信号を有効化または
無効化する有効化／無効化手段としてゲート回路１０５
ａ，１０５ｂを配置したが、本発明はこれに限定される
ものではない。例えば図６に示したように、許可信号１
０９ａによって制御されるゲート回路１０５ｄのような
有効化／無効化手段をインターフェース回路１０５ｃと
ＣＰＵ１０１との間の信号経路に配置してもよい。
１０５の他の構成例を示す。図３の例では、情報処理半
導体装置１００の汎用デバッガーインターフェース１０
５の、外部との接続部において、許可信号１０９ａに従
って汎用デバッガー１２０との間の信号を有効化または
無効化する有効化／無効化手段としてゲート回路１０５
ａ，１０５ｂを配置したが、本発明はこれに限定される
ものではない。例えば図６に示したように、許可信号１
０９ａによって制御されるゲート回路１０５ｄのような
有効化／無効化手段をインターフェース回路１０５ｃと
ＣＰＵ１０１との間の信号経路に配置してもよい。
【００３２】なお、特に図示しないが、図６の有効化／
無効化手段の配置位置は、図５の構成において採用する
ことも可能である。
無効化手段の配置位置は、図５の構成において採用する
ことも可能である。
【００３３】以上、本発明の好適な実施の形態について
説明したが、上記で言及した以外にも種々の変形、変更
が可能である。
説明したが、上記で言及した以外にも種々の変形、変更
が可能である。
【００３４】
【発明の効果】本発明によれば、電子鍵を持つ正規のソ
フトウェア開発者のみソフトウェア開発動作を許可し、
製品上の組み込みソフトウェアについての第三者のリバ
ースエンジニアリング等に対するセキュリティを保つこ
とが出来る。
フトウェア開発者のみソフトウェア開発動作を許可し、
製品上の組み込みソフトウェアについての第三者のリバ
ースエンジニアリング等に対するセキュリティを保つこ
とが出来る。
【００３５】また、専用デバッガーを開発する必要がな
いため、安価な汎用デバッガーを用いることが出来、シ
ステム開発コストを低減することが可能となる。これに
より、本発明による情報処理半導体装置を販売する際に
その商品価値が高まる。
いため、安価な汎用デバッガーを用いることが出来、シ
ステム開発コストを低減することが可能となる。これに
より、本発明による情報処理半導体装置を販売する際に
その商品価値が高まる。
【００３６】デバッグ許可鍵装置は、ＰＬＤやＦＰＧＡ
など比較的安価なデバイスで構成でき、そのＩＤを書き
換え可能とすることにより、ＩＤは情報処理半導体装置
の設計段階から決定する必要はなく、製造工程の最後に
ＩＤを決定すれば足りる。よって、ＩＤは製造時に比較
的容易に変更可能であるので、同じ情報処理半導体装置
であっても、顧客毎にユニークなＩＤを設定することが
でき、顧客毎のセキュリティを守ることが可能となる。
など比較的安価なデバイスで構成でき、そのＩＤを書き
換え可能とすることにより、ＩＤは情報処理半導体装置
の設計段階から決定する必要はなく、製造工程の最後に
ＩＤを決定すれば足りる。よって、ＩＤは製造時に比較
的容易に変更可能であるので、同じ情報処理半導体装置
であっても、顧客毎にユニークなＩＤを設定することが
でき、顧客毎のセキュリティを守ることが可能となる。
【００３７】また、このような書き換え可能なデバイス
の使用によりデバッグ許可鍵装置は再利用可能であり、
継続的に情報処理半導体装置を開発する際にランニング
コストの低減が図れる。
の使用によりデバッグ許可鍵装置は再利用可能であり、
継続的に情報処理半導体装置を開発する際にランニング
コストの低減が図れる。
【図１】従来の専用デバッガーインターフェースを有す
る情報処理半導体装置の説明図である。
る情報処理半導体装置の説明図である。
【図２】本発明の実施の形態における情報処理半導体装
置を中心としたシステム全体のブロック図である。
置を中心としたシステム全体のブロック図である。
【図３】図２に示したシステムの本発明関連部分の具体
的な構成例を示すブロック図である。
的な構成例を示すブロック図である。
【図４】図３のシステムにおける電子キー信号等の信号
のタイミングチャートである。
のタイミングチャートである。
【図５】図３とは別構成の鍵検出回路を有する情報処理
半導体装置の構成を示すブロック図である。
半導体装置の構成を示すブロック図である。
【図６】汎用デバッガーインターフェースの他の構成例
を示すシステム全体のブロック図である。
を示すシステム全体のブロック図である。
１００…情報処理半導体装置、１０１…ＣＰＵ、１０２
…メモリ、１０５…汎用デバッガーインターフェース、
１０７…外部バスインターフェース、１０８…ＩＤ保持
部、１０８ａ…ＩＤ、１０９…照合回路、１０９ａ…許
可信号、１１０…鍵検出回路、１１０ａ…鍵、１１０ｂ
…８ビットシフトレジスタ、１１０ｃ…変調コード発生
器、１１０ｄ…復調・鍵検出回路、１１１…デバッグ許
可鍵インターフェース、１２０…汎用デバッガー、１３
０…デバッグ許可鍵装置、１３１…ＩＤ保持部、１３１
ａ…電子キー信号、１３１ｂ…キー信号、１３１ｃ…ク
ロック信号、１３１ｄ…変調された電子キー信号、１３
２…ＩＤ送信部、１３３…変調回路
…メモリ、１０５…汎用デバッガーインターフェース、
１０７…外部バスインターフェース、１０８…ＩＤ保持
部、１０８ａ…ＩＤ、１０９…照合回路、１０９ａ…許
可信号、１１０…鍵検出回路、１１０ａ…鍵、１１０ｂ
…８ビットシフトレジスタ、１１０ｃ…変調コード発生
器、１１０ｄ…復調・鍵検出回路、１１１…デバッグ許
可鍵インターフェース、１２０…汎用デバッガー、１３
０…デバッグ許可鍵装置、１３１…ＩＤ保持部、１３１
ａ…電子キー信号、１３１ｂ…キー信号、１３１ｃ…ク
ロック信号、１３１ｄ…変調された電子キー信号、１３
２…ＩＤ送信部、１３３…変調回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥田 哲也 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B017 AA03 BA05 CA13 5B076 FB06
Claims (10)
- 【請求項１】少なくともＣＰＵ、メモリおよびデバッガ
ーインターフェースを備えた情報処理半導体装置におい
て、 外部から電子キー信号を入力するためのデバッグ許可鍵
インターフェースと、 この入力された電子キー信号から鍵を検出する鍵検出回
路と、 この検出された鍵と当該情報処理半導体装置に固有なＩ
Ｄとを照合する照合回路とを備え、 前記デバッガーインターフェースは、前記照合回路の照
合結果信号に基づいて、選択的に、前記デバッガーイン
ターフェースを有効化または無効化する有効化／無効化
手段を有することを特徴とする情報処理半導体装置。 - 【請求項２】前記有効化／無効化手段は、前記照合結果
信号に基づいて選択的に信号を導通／遮断するゲート手
段により構成されたことを特徴とする請求項１記載の情
報処理半導体装置。 - 【請求項３】前記鍵検出回路は、前記入力された電子キ
ー信号を保持するレジスタを有することを特徴とする請
求項１記載の情報処理半導体装置。 - 【請求項４】前記鍵検出回路は、外部に対して変調コー
ドを発生する変調コード発生手段と、この変調コードに
より変調された前記電子キー信号を受けて復調する復調
手段とを有することを特徴とする請求項１記載の情報処
理半導体装置。 - 【請求項５】前記固有なＩＤを書き換え可能に保持する
ＩＤ保持手段を備えたことを特徴とする請求項１記載の
情報処理半導体装置。 - 【請求項６】請求項１記載の情報処理半導体装置に対し
て前記電子キー信号を供給する手段を備えたデバッグ許
可鍵装置。 - 【請求項７】前記電子キー信号を供給する手段は、前記
情報処理半導体装置に固有なＩＤと同じＩＤを保持する
ＩＤ保持手段と、このＩＤに基づいて前記電子キーを生
成し前記情報処理半導体装置へ送信する送信手段とを備
えたことを特徴とする請求項６記載のデバッグ許可鍵装
置。 - 【請求項８】請求項４記載の情報処理半導体装置に対し
て、前記情報処理半導体装置に固有なＩＤと同じＩＤを
保持するＩＤ保持手段と、このＩＤを前記変調コードで
変調する変調手段と、この変調手段により変調されたＩ
Ｄを前記変調された電子キー信号として送信する送信手
段とを備えたことを特徴とするデバッグ許可鍵装置。 - 【請求項９】前記ＩＤ保持手段は、前記ＩＤを書き換え
可能に保持するＩＤ保持手段により構成されたことを特
徴とする請求項７または８記載のデバッグ許可鍵装置。 - 【請求項１０】少なくともＣＰＵ、メモリおよびデバッ
ガーインターフェースを備えた情報処理半導体装置と、 この情報処理半導体装置に対して電子キー信号を供給す
る手段を備えたデバッグ許可鍵装置とを備え、 前記情報処理半導体装置は、 前記デバッグ許可鍵装置から前記電子キー信号を入力す
るためのデバッグ許可鍵インターフェースと、 この入力された電子キー信号から鍵を検出する鍵検出回
路と、 この検出された鍵と当該情報処理半導体装置に固有なＩ
Ｄとを照合する照合回路とを備え、 前記デバッガーインターフェースは、前記照合回路の照
合結果信号に基づいて、選択的に、前記デバッガーイン
ターフェースを有効化または無効化する有効化／無効化
手段を有することを特徴とする情報処理半導体システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150232A JP2002341956A (ja) | 2001-05-21 | 2001-05-21 | 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150232A JP2002341956A (ja) | 2001-05-21 | 2001-05-21 | 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002341956A true JP2002341956A (ja) | 2002-11-29 |
Family
ID=18995278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150232A Withdrawn JP2002341956A (ja) | 2001-05-21 | 2001-05-21 | 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002341956A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091143A1 (ja) * | 2004-03-24 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | 情報処理装置及びプログラムファイル生成装置 |
| JP2006042289A (ja) * | 2004-06-24 | 2006-02-09 | Toshiba Corp | マイクロプロセッサ |
| US7418593B2 (en) | 2003-02-03 | 2008-08-26 | Nokia Corporation | Method and a system for performing testing in a device, and a device |
| JP2009163701A (ja) * | 2007-12-31 | 2009-07-23 | Toshiba Corp | 記憶装置の耐タンパー方法及び装置 |
| JP2009544069A (ja) * | 2006-07-14 | 2009-12-10 | マーベル ワールド トレード リミテッド | システムオンアチップ（ＳｏＣ）試験インタフェースセキュリティ |
| WO2010116742A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 情報処理装置及び集積回路 |
-
2001
- 2001-05-21 JP JP2001150232A patent/JP2002341956A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418593B2 (en) | 2003-02-03 | 2008-08-26 | Nokia Corporation | Method and a system for performing testing in a device, and a device |
| WO2005091143A1 (ja) * | 2004-03-24 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | 情報処理装置及びプログラムファイル生成装置 |
| JP2006042289A (ja) * | 2004-06-24 | 2006-02-09 | Toshiba Corp | マイクロプロセッサ |
| JP4559794B2 (ja) * | 2004-06-24 | 2010-10-13 | 株式会社東芝 | マイクロプロセッサ |
| US8191155B2 (en) | 2004-06-24 | 2012-05-29 | Kabushiki Kaisha Toshiba | Microprocessor |
| JP2009544069A (ja) * | 2006-07-14 | 2009-12-10 | マーベル ワールド トレード リミテッド | システムオンアチップ（ＳｏＣ）試験インタフェースセキュリティ |
| JP2012155732A (ja) * | 2006-07-14 | 2012-08-16 | Marvell World Trade Ltd | システムオンアチップ（ＳｏＣ）、ディスクプレーヤ、および方法 |
| JP2009163701A (ja) * | 2007-12-31 | 2009-07-23 | Toshiba Corp | 記憶装置の耐タンパー方法及び装置 |
| WO2010116742A1 (ja) * | 2009-04-10 | 2010-10-14 | パナソニック株式会社 | 情報処理装置及び集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6575373B1 (en) | Security card and a computer system provided with an interface for reading a security card | |
| US4562306A (en) | Method and apparatus for protecting computer software utilizing an active coded hardware device | |
| US7849315B2 (en) | Method for managing operability of on-chip debug capability | |
| US6622184B1 (en) | Information processing system | |
| US4513389A (en) | ROM security circuit | |
| US4593353A (en) | Software protection method and apparatus | |
| US9729317B2 (en) | Optical physical uncloneable function | |
| KR101022639B1 (ko) | 디버그 회로에 안전성을 제공하는 방법 및 장치 | |
| US20030005335A1 (en) | Protecting secured codes and circuits in an integrated circuit | |
| US6408387B1 (en) | Preventing unauthorized updates to a non-volatile memory | |
| US5247577A (en) | Methods and apparatus for securely enabling features in highly integrated electronic circuits | |
| JP2000222176A (ja) | 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 | |
| US20030212897A1 (en) | Method and system for maintaining secure semiconductor device areas | |
| US8171542B2 (en) | Advanced encryption standard to provide hardware key interface | |
| JP4062604B2 (ja) | データ処理デバイス | |
| JP2002341956A (ja) | 情報処理半導体装置、デバッグ許可鍵装置および情報処理半導体システム | |
| JPH04215194A (ja) | Ｉｃカード | |
| US6819133B1 (en) | System and method for protecting configuration data for a programmable execution unit | |
| US6883151B2 (en) | Method and device for IC identification | |
| CN107330318A (zh) | 一种数字信号处理板卡及其调试系统的绑定加密方法 | |
| JP2010160765A (ja) | システムｌｓｉ及びこのデバッグ方法 | |
| CN113468098A (zh) | 一种安全访问方法、集成电路及计算机可读存储介质 | |
| JPS61173341A (ja) | マイクロコンピユ−タ−における防護プログラムを不正使用から防護するための方法とその装置 | |
| JP2795234B2 (ja) | 半導体集積回路 | |
| JP2754786B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050801 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050926 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080805 |