JP2795234B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2795234B2 JP2795234B2 JP26693595A JP26693595A JP2795234B2 JP 2795234 B2 JP2795234 B2 JP 2795234B2 JP 26693595 A JP26693595 A JP 26693595A JP 26693595 A JP26693595 A JP 26693595A JP 2795234 B2 JP2795234 B2 JP 2795234B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に第三者による違法コピーを防止するコピーガー
ド機能を有する半導体集積回路に関する。
し、特に第三者による違法コピーを防止するコピーガー
ド機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の用途は広く産業
用から家庭電化製品、さらに家庭用ホームゲーム機にま
で進出しておりその数量は膨大なものになっている。一
方、開発に要する人的リソースおよびマシンパワーは非
常に大きく、多くの経営資源を投入しなければならなく
なっている。
用から家庭電化製品、さらに家庭用ホームゲーム機にま
で進出しておりその数量は膨大なものになっている。一
方、開発に要する人的リソースおよびマシンパワーは非
常に大きく、多くの経営資源を投入しなければならなく
なっている。
【０００３】しかしながら、良く知られているように、
半導体集積回路はシリコンチップ表面に回路パターンが
描かれており、その道の専門家が見れば容易に回路構成
を判読できる。例えば、比較的小規模の半導体集積回路
の場合は数週間で回路構成を解読できる。これにより第
三者はこの半導体回路を容易にコピーできる。換言すれ
ば、開発先行者利益が正当に評価されずに、故意に上記
第三者が類似の製品を作れるわけである。
半導体集積回路はシリコンチップ表面に回路パターンが
描かれており、その道の専門家が見れば容易に回路構成
を判読できる。例えば、比較的小規模の半導体集積回路
の場合は数週間で回路構成を解読できる。これにより第
三者はこの半導体回路を容易にコピーできる。換言すれ
ば、開発先行者利益が正当に評価されずに、故意に上記
第三者が類似の製品を作れるわけである。
【０００４】さらに、近年１００万素子を超える半導体
集積回路が出てきており３００万素子に迫るものもあ
る。また、半導体プロセスも微細化しており、配線層に
至っては３層化が始まっている。しかし、基本的には平
面上に回路が構成されている以上回路構成の解読は可能
である。
集積回路が出てきており３００万素子に迫るものもあ
る。また、半導体プロセスも微細化しており、配線層に
至っては３層化が始まっている。しかし、基本的には平
面上に回路が構成されている以上回路構成の解読は可能
である。
【０００５】これらの対策のため、半導体開発者は有る
程度のコピー防止を行うための回路すなわちコピーガー
ド機能を備えるようになってきている。これは、仮にそ
のままコピーされたとしても、誤動作させるようにした
ものである。その１つにスクランブル方式がある。
程度のコピー防止を行うための回路すなわちコピーガー
ド機能を備えるようになってきている。これは、仮にそ
のままコピーされたとしても、誤動作させるようにした
ものである。その１つにスクランブル方式がある。
【０００６】このスクランブル方式のコピーガード機能
を有する従来の半導体集積回路をブロックで示す図５を
参照すると、この従来の半導体集積回路は、外部端子お
よびＩ／Ｏバッファ部とその制御回路とを含み外部との
入出力インタフエース用のＩ／Ｏインタフエース１と、
内部回路２と、一部が入替え操作（スクランブル）され
た内部システムバス３とを備える。
を有する従来の半導体集積回路をブロックで示す図５を
参照すると、この従来の半導体集積回路は、外部端子お
よびＩ／Ｏバッファ部とその制御回路とを含み外部との
入出力インタフエース用のＩ／Ｏインタフエース１と、
内部回路２と、一部が入替え操作（スクランブル）され
た内部システムバス３とを備える。
【０００７】次に、図５を参照して、従来の半導体集積
回路の動作について説明すると、まず、内部システムバ
ス３の入替え操作すなわちスクランブルＳＢは任意の配
線を交換するもので、図５では隣同志を交換している
が、それ以外の組合わせでも可能である。第三者が故意
に回路構成をコピーしそのまま半導体集積回路を作って
も、内部システムバス３のスクランブルＳＢの存在のた
め、既知の正しい命令コードをＩ／Ｏインタフエース１
から入力しても内部回路２は正しい命令コードと判断で
きないため、正しい動作ができない。
回路の動作について説明すると、まず、内部システムバ
ス３の入替え操作すなわちスクランブルＳＢは任意の配
線を交換するもので、図５では隣同志を交換している
が、それ以外の組合わせでも可能である。第三者が故意
に回路構成をコピーしそのまま半導体集積回路を作って
も、内部システムバス３のスクランブルＳＢの存在のた
め、既知の正しい命令コードをＩ／Ｏインタフエース１
から入力しても内部回路２は正しい命令コードと判断で
きないため、正しい動作ができない。
【０００８】この回路はスクランブルＳＢの機能で、確
かに不正コピーを行う第三者が解析時間を余分に掛ける
必要を生ずるという効果はある。しかしながら、この内
部システムバスをスクランブル操作しても、第三者の対
抗策は存在する。例えば、命令コードの特異性に目をつ
けたもので、スクランブル操作に影響を受けない命令コ
ード、例えば、ＦＦＦ・・・・ＦＦＨとか０００・・・・００Ｈ
などを探し出すことである。
かに不正コピーを行う第三者が解析時間を余分に掛ける
必要を生ずるという効果はある。しかしながら、この内
部システムバスをスクランブル操作しても、第三者の対
抗策は存在する。例えば、命令コードの特異性に目をつ
けたもので、スクランブル操作に影響を受けない命令コ
ード、例えば、ＦＦＦ・・・・ＦＦＨとか０００・・・・００Ｈ
などを探し出すことである。
【０００９】このような命令コードがあれば、全てのビ
ットのバイナリーコードは同一であり、そのコードを多
量に処理させればアドレス出力信号を着目することによ
って、比較的簡単にスクランブル操作の内容が第三者に
分かる。通常００００・・・・・００ＨはＮｏｏｐ（Ｎｏ
Ｏｐｅｒａｔｉｏｎ）に割当てられていることが多い。
このＮｏｏｐ命令を多量に流せばプロセッサに悪影響を
与えずに所望のアドレス情報を上記プロセッサから得る
ことができる。
ットのバイナリーコードは同一であり、そのコードを多
量に処理させればアドレス出力信号を着目することによ
って、比較的簡単にスクランブル操作の内容が第三者に
分かる。通常００００・・・・・００ＨはＮｏｏｐ（Ｎｏ
Ｏｐｅｒａｔｉｏｎ）に割当てられていることが多い。
このＮｏｏｐ命令を多量に流せばプロセッサに悪影響を
与えずに所望のアドレス情報を上記プロセッサから得る
ことができる。
【００１０】すなわち、通常のプロセッサ等ではアドレ
スが逐次インクリメント方式のため、順次決定したアド
レスを累算しながら出力する。この規則にしたがえば、
多量の命令（この場合Ｎｏｏｐ命令）を処理させれば、
どこかの時点においてアドレスの不正な並びが判明しそ
れを基にスクランブル方式の内容が第三者に分かってし
まう。
スが逐次インクリメント方式のため、順次決定したアド
レスを累算しながら出力する。この規則にしたがえば、
多量の命令（この場合Ｎｏｏｐ命令）を処理させれば、
どこかの時点においてアドレスの不正な並びが判明しそ
れを基にスクランブル方式の内容が第三者に分かってし
まう。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、内部システムバスをスクランブル操作して
もＮｏｏｐ命令等の特定の命令を処理させることによ
り、上記スクランブル操作の内容を解読できるので、完
全なコピー防止ができないという欠点があった。
集積回路は、内部システムバスをスクランブル操作して
もＮｏｏｐ命令等の特定の命令を処理させることによ
り、上記スクランブル操作の内容を解読できるので、完
全なコピー防止ができないという欠点があった。
【００１２】本発明の目的は、第三者による違法なコピ
ーを防止し、違法な方法で作った半導体集積回路の第三
者による市場投入を困難にさせ、先行者利益を確保可能
とする半導体集積回路を提供することにある。
ーを防止し、違法な方法で作った半導体集積回路の第三
者による市場投入を困難にさせ、先行者利益を確保可能
とする半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
は、外部端子およびＩ／Ｏバッファ部とその制御回路と
を含み外部との入出力インタフエース用のＩ／Ｏインタ
フエース回路と、コピーのための不正操作に対する保護
対象の内部回路と、前記Ｉ／Ｏインタフエース回路と前
記内部回路との間を接続し一部が入替え操作された内部
システムバスとを備える半導体集積回路において、前記
内部システムバス上の命令を監視し前記不正操作を予め
定めた特定命令の命令コードの配列状態から判定して前
記内部回路を異常動作させる解読防止回路を備え、前記
解読防止回路が、前記特定命令をデコードしデコード信
号を出力する命令デコーダと、 予め定めたカウント設定
値を格納した定数レジスタと、 前記デコード信号をカウ
ントしカウント値を出力するカウンタと、 前記カウント
設定値と前記カウント値とを比較し一致を検出して一致
信号を出力する比較回路と、 前記一致信号の供給に応答
して前記内部システムバスの少なくとも予め定めた一部
の伝送路を無効化するバス制御信号を発生するバス制御
回路とを備えて構成されている。
は、外部端子およびＩ／Ｏバッファ部とその制御回路と
を含み外部との入出力インタフエース用のＩ／Ｏインタ
フエース回路と、コピーのための不正操作に対する保護
対象の内部回路と、前記Ｉ／Ｏインタフエース回路と前
記内部回路との間を接続し一部が入替え操作された内部
システムバスとを備える半導体集積回路において、前記
内部システムバス上の命令を監視し前記不正操作を予め
定めた特定命令の命令コードの配列状態から判定して前
記内部回路を異常動作させる解読防止回路を備え、前記
解読防止回路が、前記特定命令をデコードしデコード信
号を出力する命令デコーダと、 予め定めたカウント設定
値を格納した定数レジスタと、 前記デコード信号をカウ
ントしカウント値を出力するカウンタと、 前記カウント
設定値と前記カウント値とを比較し一致を検出して一致
信号を出力する比較回路と、 前記一致信号の供給に応答
して前記内部システムバスの少なくとも予め定めた一部
の伝送路を無効化するバス制御信号を発生するバス制御
回路とを備えて構成されている。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の半導体集積回路は、従来と共通のＩ
／Ｏインタフエース１と、内部回路２と、システムバス
３とに加えて、コピーのための不正操作を特定の命令群
の配列状態から判定して内部回路を暴走させる解読防止
回路４をさらに備える。
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の半導体集積回路は、従来と共通のＩ
／Ｏインタフエース１と、内部回路２と、システムバス
３とに加えて、コピーのための不正操作を特定の命令群
の配列状態から判定して内部回路を暴走させる解読防止
回路４をさらに備える。
【００１５】解読防止回路４は、予め定めた特定命令を
デコードしデコード信号Ｄを出力する命令デコーダ５
と、カウンタ９のカウント設定値Ｍを格納した定数レジ
スタ６と、制御信号Ｃの供給に応答してバス制御信号Ｂ
を発生するバス制御回路７と、バス制御信号Ｂに応答し
て内部システムバス３を接地するよう駆動するバスドラ
イバ８と、デコード信号Ｄをカウントしカウント値Ｎを
出力するカウンタ９と、カウント設定値Ｍとカウント値
Ｎとを比較し一致信号Ｐを出力する比較回路１０と、命
令フエッチタイミング信号Ｆと命令シーケンス信号Ｑと
に加えて一致信号Ｐの供給に応答してバス制御信号Ｃを
出力する制御回路１１とを備える。
デコードしデコード信号Ｄを出力する命令デコーダ５
と、カウンタ９のカウント設定値Ｍを格納した定数レジ
スタ６と、制御信号Ｃの供給に応答してバス制御信号Ｂ
を発生するバス制御回路７と、バス制御信号Ｂに応答し
て内部システムバス３を接地するよう駆動するバスドラ
イバ８と、デコード信号Ｄをカウントしカウント値Ｎを
出力するカウンタ９と、カウント設定値Ｍとカウント値
Ｎとを比較し一致信号Ｐを出力する比較回路１０と、命
令フエッチタイミング信号Ｆと命令シーケンス信号Ｑと
に加えて一致信号Ｐの供給に応答してバス制御信号Ｃを
出力する制御回路１１とを備える。
【００１６】次に、図１を参照して本実施の形態の動作
について説明すると、まず、命令デコーダ５は、制御回
路１１からの命令フェッチタイミング信号Ｆの供給に応
答してＩ／Ｏインタフエース１から供給される内部シス
テムバス３上の命令Ｉを取込み、この命令Ｉが開発者が
予め決めた特定命令であればデコードして論理１のデコ
ード信号Ｄを出力し、カウンタ９に供給する。通常この
命令フェッチタイミング信号Ｆはすでに内在する信号で
あり、新たに論理を組んで作る必要は無い。ここで、カ
ウンタ９がインクリメントされるタイミングは命令フェ
ッチタイミング信号Ｆと命令シーケンス信号Ｑのいずれ
でも良いが、説明の便宜上、本実施の形態では命令シー
ケンス信号Ｑとする。
について説明すると、まず、命令デコーダ５は、制御回
路１１からの命令フェッチタイミング信号Ｆの供給に応
答してＩ／Ｏインタフエース１から供給される内部シス
テムバス３上の命令Ｉを取込み、この命令Ｉが開発者が
予め決めた特定命令であればデコードして論理１のデコ
ード信号Ｄを出力し、カウンタ９に供給する。通常この
命令フェッチタイミング信号Ｆはすでに内在する信号で
あり、新たに論理を組んで作る必要は無い。ここで、カ
ウンタ９がインクリメントされるタイミングは命令フェ
ッチタイミング信号Ｆと命令シーケンス信号Ｑのいずれ
でも良いが、説明の便宜上、本実施の形態では命令シー
ケンス信号Ｑとする。
【００１７】カウンタ９はデコード信号Ｄをカウントし
カウント値Ｎを出力する。比較回路１０は常時カウント
値Ｎとカウント設定値Ｍとを比較し、両値Ｍ，Ｎが一致
すれば一致信号Ｐを制御回路１１に伝達する。制御回路
１１は、一致信号Ｐの供給に応答して制御信号Ｃをバス
制御回路７に出力する。バス制御回路７は、制御信号Ｃ
の供給に応答してバス制御信号Ｂをアクティブとし、こ
のバス制御信号Ｂのアクテイブ化に応答してバスドライ
バ８はアクティブ化して接続対象の内部システムバス３
を接地する。これにより、内部回路２の動作を強制的に
無効化する。
カウント値Ｎを出力する。比較回路１０は常時カウント
値Ｎとカウント設定値Ｍとを比較し、両値Ｍ，Ｎが一致
すれば一致信号Ｐを制御回路１１に伝達する。制御回路
１１は、一致信号Ｐの供給に応答して制御信号Ｃをバス
制御回路７に出力する。バス制御回路７は、制御信号Ｃ
の供給に応答してバス制御信号Ｂをアクティブとし、こ
のバス制御信号Ｂのアクテイブ化に応答してバスドライ
バ８はアクティブ化して接続対象の内部システムバス３
を接地する。これにより、内部回路２の動作を強制的に
無効化する。
【００１８】すなわち、一致信号Ｐの発生時点において
外部からどのような命令コードを供給しても常にバスド
ライバ８が接続した内部システムバス３は接地状態とさ
れるので内部回路２の動作が命令コードとは異なる振舞
をしてしまう。
外部からどのような命令コードを供給しても常にバスド
ライバ８が接続した内部システムバス３は接地状態とさ
れるので内部回路２の動作が命令コードとは異なる振舞
をしてしまう。
【００１９】この場合、バスドライバ８は上記接地の代
りに電源レベルにプルアップしても良い。通常、接地レ
ベルにドライブする方がトランジスタサイズも小さくで
き効果が大きいので、本実施の形態では、接地レベルに
駆動する方法で説明している。
りに電源レベルにプルアップしても良い。通常、接地レ
ベルにドライブする方がトランジスタサイズも小さくで
き効果が大きいので、本実施の形態では、接地レベルに
駆動する方法で説明している。
【００２０】また、上述の動作において、命令Ｉが特定
命令でない場合は、デコード信号Ｄは論理０であるの
で、カウンタ９をリセットし、カウント値Ｎを０とす
る。
命令でない場合は、デコード信号Ｄは論理０であるの
で、カウンタ９をリセットし、カウント値Ｎを０とす
る。
【００２１】命令デコーダ５の詳細を示す図２を参照す
ると、特定命令の命令コードＩと同一の参照コードを格
納した参照レジスタ５１と、入力命令コードＩと参照コ
ードＫの各ビットの論理和をとる２入力のＯＲゲートか
ら成るＯＲ回路５２と、ＯＲ回路５２の各出力の否定論
理和をとるＮＯＲ回路５３と、命令フェッチタイミング
信号ＦでＮＯＲ回路５３の出力をラッチしデコード信号
Ｄを出力するラッチ回路５４とを備える。
ると、特定命令の命令コードＩと同一の参照コードを格
納した参照レジスタ５１と、入力命令コードＩと参照コ
ードＫの各ビットの論理和をとる２入力のＯＲゲートか
ら成るＯＲ回路５２と、ＯＲ回路５２の各出力の否定論
理和をとるＮＯＲ回路５３と、命令フェッチタイミング
信号ＦでＮＯＲ回路５３の出力をラッチしデコード信号
Ｄを出力するラッチ回路５４とを備える。
【００２２】図２を参照して命令デコーダ５の動作につ
いて説明すると、まず、説明の便宜上、Ｎｏｏｐ命令を
００・・・００Ｈとする。参照レジスタ５１は、参照コ
ードＫ＝００・・００Ｈを格納している。したがって、
この参照レジスタ５１は、全てのビット対応の信号線を
接地レベルとしても構成できる。参照コードＫはＯＲ回
路５２の各ビットのゲートの一方に入力されている。一
方、ＯＲ回路５２の各ゲートの他方の入力にはＩ／Ｏイ
ンタフエース１を経由して内部システムバス３から供給
される命令Ｉのコードが供給されている。ＯＲ回路５２
の各ゲートはこれら命令Ｉ，Ｋの各ビットの論理和をと
りこれら各ゲートの出力を全て次段のＮＯＲ回路５３に
供給する。次に、ラッチ回路５４は、命令フェッチタイ
ミング信号Ｆの供給に応答してＮＯＲ回路５３の出力を
取込む。すなわちこの命令デコーダ５は、命令フェッチ
タイミングＦ毎に命令コードＩがＮｏｏｐ命令であるか
否かを参照コードＫと比較することにより判定してい
る。コードＩ，Ｋが同一ならばＮＯＲ回路５３の出力は
論理１となり、この論理１をラッチ回路５４に取込み、
デコード信号Ｄとして出力する。また、コードＩ，Ｋが
相違していれば、ＮＯＲ回路５３の出力は論理０とな
り、この論理０をラッチ回路５４に取込み、デコード信
号Ｄとして出力する。
いて説明すると、まず、説明の便宜上、Ｎｏｏｐ命令を
００・・・００Ｈとする。参照レジスタ５１は、参照コ
ードＫ＝００・・００Ｈを格納している。したがって、
この参照レジスタ５１は、全てのビット対応の信号線を
接地レベルとしても構成できる。参照コードＫはＯＲ回
路５２の各ビットのゲートの一方に入力されている。一
方、ＯＲ回路５２の各ゲートの他方の入力にはＩ／Ｏイ
ンタフエース１を経由して内部システムバス３から供給
される命令Ｉのコードが供給されている。ＯＲ回路５２
の各ゲートはこれら命令Ｉ，Ｋの各ビットの論理和をと
りこれら各ゲートの出力を全て次段のＮＯＲ回路５３に
供給する。次に、ラッチ回路５４は、命令フェッチタイ
ミング信号Ｆの供給に応答してＮＯＲ回路５３の出力を
取込む。すなわちこの命令デコーダ５は、命令フェッチ
タイミングＦ毎に命令コードＩがＮｏｏｐ命令であるか
否かを参照コードＫと比較することにより判定してい
る。コードＩ，Ｋが同一ならばＮＯＲ回路５３の出力は
論理１となり、この論理１をラッチ回路５４に取込み、
デコード信号Ｄとして出力する。また、コードＩ，Ｋが
相違していれば、ＮＯＲ回路５３の出力は論理０とな
り、この論理０をラッチ回路５４に取込み、デコード信
号Ｄとして出力する。
【００２３】また、内部回路２の動作におけるＷａｉｔ
時，待機，Ｈａｌｔ時など一時動作停止を伴なう場合
は、通常Ｎｏｏｐ命令を反復する場合が多いので、不正
操作と判定することがないよう上記制御を禁止する。
時，待機，Ｈａｌｔ時など一時動作停止を伴なう場合
は、通常Ｎｏｏｐ命令を反復する場合が多いので、不正
操作と判定することがないよう上記制御を禁止する。
【００２４】これにより、故意にＮｏｏｐ命令を用いて
スクランブル方式の解析を行おうとする場合に半導体集
積回路を動作不能にさせることできる。
スクランブル方式の解析を行おうとする場合に半導体集
積回路を動作不能にさせることできる。
【００２５】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、本実施の形態の前
述の第１の実施の形態との相違点は、Ｉ／Ｏインタフエ
ース１の代りにバス制御信号ＢＡの制御に応答してＩ／
Ｏ動作を禁止する禁止回路１１を備えるＩ／Ｏインタフ
エース１Ａと、解読防止回路４の代りに禁止回路１１１
の制御用のバス制御信号ＢＡを出力するバス制御回路７
Ａを備える解読防止回路４Ａを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、本実施の形態の前
述の第１の実施の形態との相違点は、Ｉ／Ｏインタフエ
ース１の代りにバス制御信号ＢＡの制御に応答してＩ／
Ｏ動作を禁止する禁止回路１１を備えるＩ／Ｏインタフ
エース１Ａと、解読防止回路４の代りに禁止回路１１１
の制御用のバス制御信号ＢＡを出力するバス制御回路７
Ａを備える解読防止回路４Ａを備えることである。
【００２６】これにより、故意にＮｏｏｐ命令を用いて
スクランブル方式の解析を行おうとする場合に、Ｉ／Ｏ
インタフエース１Ａを動作不能にし、外部からのデータ
交換および内部システムバス３へのデータ転送を禁止す
る。その他の動作は第１の実施の形態と同一である。
スクランブル方式の解析を行おうとする場合に、Ｉ／Ｏ
インタフエース１Ａを動作不能にし、外部からのデータ
交換および内部システムバス３へのデータ転送を禁止す
る。その他の動作は第１の実施の形態と同一である。
【００２７】禁止回路１１１の構成を回路図で示す図４
を参照すると、各々の入出端子を共通接続したゲート付
のバッフア回路Ｇ１１，Ｇ１２と、Ｉ／Ｏ制御信号ＣＩ
とバス制御信号ＢＡの反転信号との論理積をとるＡＮＤ
回路Ａ１１，Ａ１２とを備え、バス制御信号ＢＡのアク
ティブ（’１’）に応答してバッフア回路Ｇ１１，Ｇ１
２をインアクティブにする。
を参照すると、各々の入出端子を共通接続したゲート付
のバッフア回路Ｇ１１，Ｇ１２と、Ｉ／Ｏ制御信号ＣＩ
とバス制御信号ＢＡの反転信号との論理積をとるＡＮＤ
回路Ａ１１，Ａ１２とを備え、バス制御信号ＢＡのアク
ティブ（’１’）に応答してバッフア回路Ｇ１１，Ｇ１
２をインアクティブにする。
【００２８】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、内部システムバス上の命令を監視しコピーの
ための不正操作を予め定めた特定命令の命令コードの配
列状態から判定して内部回路を異常動作させる解読防止
回路を備えるので、第三者が故意に半導体集積回路を解
析し違法なコピー半導体集積回路の生産を意図しても、
正常動作を不能とすることによりコピー行為を防止し、
オリジナルの開発者に対する先行者利益を十分確保する
ことができるという効果がある。
積回路は、内部システムバス上の命令を監視しコピーの
ための不正操作を予め定めた特定命令の命令コードの配
列状態から判定して内部回路を異常動作させる解読防止
回路を備えるので、第三者が故意に半導体集積回路を解
析し違法なコピー半導体集積回路の生産を意図しても、
正常動作を不能とすることによりコピー行為を防止し、
オリジナルの開発者に対する先行者利益を十分確保する
ことができるという効果がある。
【図１】本発明の半導体集積回路の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の半導体集積回路の命令デコーダ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】本発明の半導体集積回路の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図４】本実施の形態の半導体集積回路の禁止回路の構
成を示すブロック図である。
成を示すブロック図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
１ Ｉ／Ｏインタフエース ２ 内部回路 ３ 内部システムバス ４，４Ａ 解読防止回路 ５ 命令デコーダ ６ 定数レジスタ ７，７Ａ バス制御回路 ８ バスドライバ ９ カウンタ １０ 比較回路 １１ 制御回路 １１１ 禁止回路 ５１ 参照レジスタ ５２ ＯＲ回路 ５３ ＮＯＲ回路 ５４ ラッチ回路 Ｇ１１，Ｇ１２ バッフア回路 Ａ１１，Ａ１２ ＡＮＤ回路
Claims (4)
- 【請求項１】 外部端子およびＩ／Ｏバッファ部とその
制御回路とを含み外部との入出力インタフエース用のＩ
／Ｏインタフエース回路と、コピーのための不正操作に
対する保護対象の内部回路と、前記Ｉ／Ｏインタフエー
ス回路と前記内部回路との間を接続し一部が入替え操作
された内部システムバスとを備える半導体集積回路にお
いて、 前記内部システムバス上の命令を監視し前記不正操作を
予め定めた特定命令の命令コードの配列状態から判定し
て前記内部回路を異常動作させる解読防止回路を備え、 前記解読防止回路が、前記特定命令をデコードしデコー
ド信号を出力する命令デコーダと、 予め定めたカウント設定値を格納した定数レジスタと、 前記デコード信号をカウントしカウント値を出力するカ
ウンタと、 前記カウント設定値と前記カウント値とを比較し一致を
検出して一致信号を出力する比較回路と、 前記一致信号の供給に応答して前記内部システムバスの
少なくとも予め定めた一部の伝送路を無効化するバス制
御信号を発生するバス制御回路とを備える ことを特徴と
する半導体集積回路。 - 【請求項２】 前記特定命令の命令コードが、予め定め
たビット数の０からなるノーオペレーシヨン命令のコー
ドであり、 前記命令デコーダが、前記特定命令の命令コードと同一
の参照コードを格納した参照レジスタと、 前記特定命令コードと前記参照コードとの各ビットの論
理和をとる前記ビット数の２入力のＯＲゲートから成る
ＯＲ回路と、 前記ＯＲ回路の各々のＯＲゲート出力の否定論理和をと
るＮＯＲ回路と、 命令フェッチタイミング信号で前記ＮＯＲ回路の出力を
ラッチし前記デコード信号を出力するラッチ回路とを備
えることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記バス制御回路が、前記一致信号の供
給に応答して前記内部システムバスの前記伝送路を接地
するバスドライバを備えることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項４】 前記Ｉ／Ｏインタフエース回路が、前記
バス制御信号の供給に応答して前記内部システムバスの
前記伝送路を無効化する無効化回路を備えることを備え
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693595A JP2795234B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693595A JP2795234B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114742A JPH09114742A (ja) | 1997-05-02 |
| JP2795234B2 true JP2795234B2 (ja) | 1998-09-10 |
Family
ID=17437736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26693595A Expired - Fee Related JP2795234B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795234B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01173244A (ja) * | 1987-12-28 | 1989-07-07 | Ricoh Co Ltd | コピー防止ｒｏｍ回路 |
| JPH0528049A (ja) * | 1991-07-19 | 1993-02-05 | Mitsubishi Electric Corp | マイクロコンピユータ |
| JPH06230958A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | プロセッサ |
-
1995
- 1995-10-16 JP JP26693595A patent/JP2795234B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09114742A (ja) | 1997-05-02 |
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