JP2001291296A - デューティ判定回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/32—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier
- G11B27/322—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier used signal is digitally coded
- G11B27/324—Duty cycle modulation of control pulses, e.g. VHS-CTL-coding systems, RAPID-time code, VASS- or VISS-cue signals
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- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
- G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】デューティ判定点を可変出来るデューティ判定
回路を提供する。 【解決手段】入力信号のハイレベル／ロウレベルに応じ
てカウントクロックをアップカウント／ダウンカウント
する符号付きアップダウンカウンタと、アップカウンタ
を設け、入力信号１周期経過後に、符号付きアップダウ
ンカウンタのカウント値に対し、アップカウンタのカウ
ント値の所定割合値を加算することにより、デューティ
判定点を所望の点に設定でき、かつ入力信号の周期が変
動する場合でもＣＰＵなどの外部制御なしにデューティ
判定を行うことができる。
回路を提供する。 【解決手段】入力信号のハイレベル／ロウレベルに応じ
てカウントクロックをアップカウント／ダウンカウント
する符号付きアップダウンカウンタと、アップカウンタ
を設け、入力信号１周期経過後に、符号付きアップダウ
ンカウンタのカウント値に対し、アップカウンタのカウ
ント値の所定割合値を加算することにより、デューティ
判定点を所望の点に設定でき、かつ入力信号の周期が変
動する場合でもＣＰＵなどの外部制御なしにデューティ
判定を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、デューティ判定回
路に関し、特に、デューティ判定点を可変出来るデュー
ティ判定回路に関する。
路に関し、特に、デューティ判定点を可変出来るデュー
ティ判定回路に関する。
【０００２】
【従来の技術】第１の従来のデューティ判定（パルス幅
判別）回路としては、ｕＰＤ７８４９２ｘシリーズに内
蔵されているＶＩＳＳ判別回路がある。
判別）回路としては、ｕＰＤ７８４９２ｘシリーズに内
蔵されているＶＩＳＳ判別回路がある。
【０００３】ＶＩＳＳとは、「ＶＨＳ Ｉｎｄｅｘ Ｓ
ｅａｒｃｈ Ｓｙｓｔｅｍ」の略で、再生画の頭出しを
行う機能である。この回路のブロック図を図１０に示
し、タイミングチャートを図１１に示す。
ｅａｒｃｈ Ｓｙｓｔｅｍ」の略で、再生画の頭出しを
行う機能である。この回路のブロック図を図１０に示
し、タイミングチャートを図１１に示す。
【０００４】図１０のブロック図について説明する。
【０００５】符号付きアップダウンカウンタ５１は、Ｆ
ＣＬＫをカウントクロックとして入力し、ＰＢＣＴＬ信
号によりアップ／ダウンを切り替え、また動作停止／許
可は制御レジスタ５６が指定する。
ＣＬＫをカウントクロックとして入力し、ＰＢＣＴＬ信
号によりアップ／ダウンを切り替え、また動作停止／許
可は制御レジスタ５６が指定する。
【０００６】プリセット値レジスタ５２は、符号付きア
ップダウンカウンタ５１に書き込む値を格納するレジス
タであり、リロード信号の立ち下がりに同期して出力す
る。
ップダウンカウンタ５１に書き込む値を格納するレジス
タであり、リロード信号の立ち下がりに同期して出力す
る。
【０００７】符号付きアップダウンカウンタ５１の最上
位（ＭＳＢ）は符号ビットとして扱い、”０”で正
数、”１”で負数を表す。この最上位（ＭＳＢ）ビット
はラッチ５８に入力し、立上り立下りエッジ検出回路５
５から出力されるリロード信号の立ち上がりエッジによ
り保持され、判定結果信号となる。
位（ＭＳＢ）は符号ビットとして扱い、”０”で正
数、”１”で負数を表す。この最上位（ＭＳＢ）ビット
はラッチ５８に入力し、立上り立下りエッジ検出回路５
５から出力されるリロード信号の立ち上がりエッジによ
り保持され、判定結果信号となる。
【０００８】立上り立下りエッジ検出回路５５は、制御
レジスタ５６で指定されたエッジを検出した時、リロー
ド信号を出力する。
レジスタ５６で指定されたエッジを検出した時、リロー
ド信号を出力する。
【０００９】制御レジスタ５６およびプリセット値レジ
スタ５２は、このパルス幅判別回路の外部に存在するＣ
ＰＵ（中央演算処理装置：図示せず）などから書き込み
が可能である。
スタ５２は、このパルス幅判別回路の外部に存在するＣ
ＰＵ（中央演算処理装置：図示せず）などから書き込み
が可能である。
【００１０】次に、動作を簡単に説明する。従来のＶＩ
ＳＳ判別回路は、図１１に示すタイミングチャートのよ
うに、ＰＢＣＴＬ信号のハイレベル期間にＦＣＬＫをア
ップカウントしロウレベル期間にＦＣＬＫをダウンカウ
ントする符号付きアップダウンカウンタ５１により、デ
ューティの判別を行うものである。
ＳＳ判別回路は、図１１に示すタイミングチャートのよ
うに、ＰＢＣＴＬ信号のハイレベル期間にＦＣＬＫをア
ップカウントしロウレベル期間にＦＣＬＫをダウンカウ
ントする符号付きアップダウンカウンタ５１により、デ
ューティの判別を行うものである。
【００１１】通常デューティを判別を行う時は、判別の
誤りを低減させるために両者の中間値をプリセット値レ
ジスタ５２にあらかじめ格納する。
誤りを低減させるために両者の中間値をプリセット値レ
ジスタ５２にあらかじめ格納する。
【００１２】ＶＩＳＳの判別を行う場合デューティ６０
％と３０％（正確には２７．５％）を判別するため両者
の中間である約４５％時点を基準に判別を行う。
％と３０％（正確には２７．５％）を判別するため両者
の中間である約４５％時点を基準に判別を行う。
【００１３】デューティ４５％のパルスが入力した時に
符号付きアップダウンカウンタ５１値をゼロにするため
には、１周期の１０％分のカウント値をあらかじめセッ
トしておけばよい。したがって周期２００の入力信号で
は、プリセット値レジスタ５２に２０を設定することに
なる。
符号付きアップダウンカウンタ５１値をゼロにするため
には、１周期の１０％分のカウント値をあらかじめセッ
トしておけばよい。したがって周期２００の入力信号で
は、プリセット値レジスタ５２に２０を設定することに
なる。
【００１４】また、デューティ判定の第２の従来技術と
しては、次のような方法もある（図示せず）ので説明す
る。
しては、次のような方法もある（図示せず）ので説明す
る。
【００１５】すなわち、一定周期のカウントクロックを
入力してカウントアップするカウンタと、そのカウント
値を取り込んで記憶する２つのレジスタＡ，Ｂを持ち、
レジスタＡは、被測定信号のハイレベル期間に相当する
カウント値を記憶し、レジスタＢは、被測定信号の周期
に相当するカウント値を記憶する。
入力してカウントアップするカウンタと、そのカウント
値を取り込んで記憶する２つのレジスタＡ，Ｂを持ち、
レジスタＡは、被測定信号のハイレベル期間に相当する
カウント値を記憶し、レジスタＢは、被測定信号の周期
に相当するカウント値を記憶する。
【００１６】そして、各レジスタの格納値を外部ＣＰＵ
で演算することで、周期に対するハイレベルの比（デュ
ーティ）を得るものである。
で演算することで、周期に対するハイレベルの比（デュ
ーティ）を得るものである。
【００１７】ここで演算とは、（レジスタＡのカウント
値）／（レジスタＢのカウント値）である。
値）／（レジスタＢのカウント値）である。
【００１８】この方法は極めて単純で、正確なデューテ
ィを得ることができる。
ィを得ることができる。
【００１９】さらに、デューティ判定の第３の従来技術
としては、アップカウント／ダウンカウント期間に応じ
てカウントクロック周期を順次低速へ切り替えること
で、入力パルス周期が変動した場合でも、一定のリロー
ド値を用いてデューティ判定点を行うものもある。
としては、アップカウント／ダウンカウント期間に応じ
てカウントクロック周期を順次低速へ切り替えること
で、入力パルス周期が変動した場合でも、一定のリロー
ド値を用いてデューティ判定点を行うものもある。
【００２０】
【発明が解決しようとする課題】しかしながら、第１の
従来技術は、ＶＴＲにてテープの早送り／巻き戻しを行
うとＰＢＣＴＬ信号周期は、モータの速度変化に従って
長短する。
従来技術は、ＶＴＲにてテープの早送り／巻き戻しを行
うとＰＢＣＴＬ信号周期は、モータの速度変化に従って
長短する。
【００２１】この場合、ＶＩＳＳか非ＶＩＳＳかの判別
を行うため、デューティとしては２種類（３０％、６０
％）の判別ができれば良い。
を行うため、デューティとしては２種類（３０％、６０
％）の判別ができれば良い。
【００２２】図１１で示した第１の従来技術の動作タイ
ミングでは、リロード値は００Ｈの場合の動作である
が、通常デューティ判別を行う時は、判別の誤りを低減
させるために両者の中間値をプリセット値レジスタ５２
にあらかじめ格納し、符号付きアップダウンカウンタ５
１にリロードする。
ミングでは、リロード値は００Ｈの場合の動作である
が、通常デューティ判別を行う時は、判別の誤りを低減
させるために両者の中間値をプリセット値レジスタ５２
にあらかじめ格納し、符号付きアップダウンカウンタ５
１にリロードする。
【００２３】しかし、ＰＢＣＴＬ信号の周期が変化する
と、１周期経過後の符号付きアップダウンカウンタ５１
の値が大きく異なってしまうため、プリセット値レジス
タ５２に格納する値も順次変更させる必要がある。
と、１周期経過後の符号付きアップダウンカウンタ５１
の値が大きく異なってしまうため、プリセット値レジス
タ５２に格納する値も順次変更させる必要がある。
【００２４】変化させないと正常なデューティ判定がで
きない。このためには外部ＣＰＵなどを使用して格納値
を生成する必要がある。
きない。このためには外部ＣＰＵなどを使用して格納値
を生成する必要がある。
【００２５】このプリセット値レジスタ５２に設定する
データは、次に入力するＰＢＣＴＬ信号の周期を予想し
て生成するため誤差が大きくなる欠点があるうえ、変更
タイミングの決定も困難である。
データは、次に入力するＰＢＣＴＬ信号の周期を予想し
て生成するため誤差が大きくなる欠点があるうえ、変更
タイミングの決定も困難である。
【００２６】また、第２の従来技術は、被測定信号の１
周期経過毎にＣＰＵ演算をしなければならず、ＶＴＲで
の早送り、巻き戻し時のように被測定信号の周期が短く
なる（１００ｕｓ）と、ＣＰＵ処理への負担が問題とな
る。またＶＩＳＳ検出では正確なデューティを得る必要
はなく、デューティの大小が判別できれば良いため、デ
ューティ検出のためにＣＰＵに負担をかけて（または占
有して）演算させるのは無駄である。
周期経過毎にＣＰＵ演算をしなければならず、ＶＴＲで
の早送り、巻き戻し時のように被測定信号の周期が短く
なる（１００ｕｓ）と、ＣＰＵ処理への負担が問題とな
る。またＶＩＳＳ検出では正確なデューティを得る必要
はなく、デューティの大小が判別できれば良いため、デ
ューティ検出のためにＣＰＵに負担をかけて（または占
有して）演算させるのは無駄である。
【００２７】したがって、上記問題に鑑み、本発明の目
的は、これらの問題を解消したデューティ判定回路回路
を提供することにある。
的は、これらの問題を解消したデューティ判定回路回路
を提供することにある。
【００２８】
【課題を解決するための手段】本発明のデューティ判定
回路は、被測定信号のレベルによりカウントクロックを
アップまたはダウンカウントする符号付きアップダウン
カウンタと、被測定信号のレベルに関係なくカウントク
ロックをアップカウントするアップカウンタと、アップ
カウンタのカウント値から所定の割合値を生成する加算
データ生成回路と、符号ビットを判定結果信号として出
力する加算回路とを備え、前記符号付きアップダウンカ
ウンタのカウント値と前記加算データ生成回路の値を、
前記加算回路で加算することにより、前記加算データ生
成回路において前記アップカウンタから生成する前記加
算データの割合を指定して、前記被測定信号の１周期内
でのデューティ判定を、前記被測定信号の１周期内の中
間点以外の所望する点において行う構成である。
回路は、被測定信号のレベルによりカウントクロックを
アップまたはダウンカウントする符号付きアップダウン
カウンタと、被測定信号のレベルに関係なくカウントク
ロックをアップカウントするアップカウンタと、アップ
カウンタのカウント値から所定の割合値を生成する加算
データ生成回路と、符号ビットを判定結果信号として出
力する加算回路とを備え、前記符号付きアップダウンカ
ウンタのカウント値と前記加算データ生成回路の値を、
前記加算回路で加算することにより、前記加算データ生
成回路において前記アップカウンタから生成する前記加
算データの割合を指定して、前記被測定信号の１周期内
でのデューティ判定を、前記被測定信号の１周期内の中
間点以外の所望する点において行う構成である。
【００２９】また、本発明のデューティ判定回路は、前
記被測定信号の前縁を検出し、パルス状のエッジ検出信
号を出力する立ち上がりエッジ検出回路を備える構成と
することもでき、前記エッジ検出信号を入力し、所定時
間遅延させた後、初期化信号を出力する遅延回路を備え
る構成とすることもできる。
記被測定信号の前縁を検出し、パルス状のエッジ検出信
号を出力する立ち上がりエッジ検出回路を備える構成と
することもでき、前記エッジ検出信号を入力し、所定時
間遅延させた後、初期化信号を出力する遅延回路を備え
る構成とすることもできる。
【００３０】さらに、本発明のデューティ判定回路の前
記符号付きアップダウンカウンタは、前記被測定信号に
よりアップ／ダウンを指定され、カウントクロックをカ
ウントする構成とすることもでき、前記符号付きアップ
ダウンカウンタは、前記初期化信号により初期化（クリ
ア）され、さらに最上位ビットを符号ビットとして出力
する構成とすることもできる。
記符号付きアップダウンカウンタは、前記被測定信号に
よりアップ／ダウンを指定され、カウントクロックをカ
ウントする構成とすることもでき、前記符号付きアップ
ダウンカウンタは、前記初期化信号により初期化（クリ
ア）され、さらに最上位ビットを符号ビットとして出力
する構成とすることもできる。
【００３１】またさらに、本発明のデューティ判定回路
の前記加算データ生成回路は、前記アップカウンタのカ
ウント値（１６ビット）を右へ３ビットシフトし上位３
ビットには”０”を入れたデータを、前記エッジ検出信
号に同期して取り込み、前記加算データを１６ビットと
して出力する構成とすることもでき、前記加算データ生
成回路は、シフト数指定信号、バイパス指定信号、正負
指定信号と、前記アップカウンタのカウント値を入力
し、前記加算データを出力する構成とすることもでき
る。
の前記加算データ生成回路は、前記アップカウンタのカ
ウント値（１６ビット）を右へ３ビットシフトし上位３
ビットには”０”を入れたデータを、前記エッジ検出信
号に同期して取り込み、前記加算データを１６ビットと
して出力する構成とすることもでき、前記加算データ生
成回路は、シフト数指定信号、バイパス指定信号、正負
指定信号と、前記アップカウンタのカウント値を入力
し、前記加算データを出力する構成とすることもでき
る。
【００３２】また、本発明のデューティ判定回路は、前
記加算データ生成回路の代わりに、前記アップカウンタ
のカウント値と前記エッジ検出信号と、乗算定数指定信
号を入力し、前記加算データを出力する乗算器を備える
構成とすることもできる。
記加算データ生成回路の代わりに、前記アップカウンタ
のカウント値と前記エッジ検出信号と、乗算定数指定信
号を入力し、前記加算データを出力する乗算器を備える
構成とすることもできる。
【００３３】さらに、本発明のデューティ判定回路は、
前記エッジ検出信号の立ち上がりにより、前記被加算デ
ータの値を記憶する被加算レジスタと、同じく前記エッ
ジ検出信号の立ち上がりにより、前記加算データの値を
記憶する加算レジスタと、前記エッジ検出信号の立ち下
がりで、加算結果を格納する加算結果レジスタを設けた
加算回路を備える構成とすることもできる。
前記エッジ検出信号の立ち上がりにより、前記被加算デ
ータの値を記憶する被加算レジスタと、同じく前記エッ
ジ検出信号の立ち上がりにより、前記加算データの値を
記憶する加算レジスタと、前記エッジ検出信号の立ち下
がりで、加算結果を格納する加算結果レジスタを設けた
加算回路を備える構成とすることもできる。
【００３４】すなわち、本発明のデューティ判定回路
は、入力信号のハイレベル／ロウレベルに応じてカウン
トクロックをアップカウント／ダウンカウントする符号
付きアップダウンカウンタと、アップカウンタを設け、
入力信号１周期経過後に、符号付きアップダウンカウン
タのカウント値に対し、アップカウンタのカウント値の
所定割合値を加算することにより、デューティ判定点を
所望の点に設定でき、かつ入力信号の周期が変動する場
合でもＣＰＵなどの外部制御なしにデューティ判定を行
うことができる。
は、入力信号のハイレベル／ロウレベルに応じてカウン
トクロックをアップカウント／ダウンカウントする符号
付きアップダウンカウンタと、アップカウンタを設け、
入力信号１周期経過後に、符号付きアップダウンカウン
タのカウント値に対し、アップカウンタのカウント値の
所定割合値を加算することにより、デューティ判定点を
所望の点に設定でき、かつ入力信号の周期が変動する場
合でもＣＰＵなどの外部制御なしにデューティ判定を行
うことができる。
【００３５】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態のデューティ判定回路を図１に示す。
について図面を参照して説明する。本発明の第１の実施
の形態のデューティ判定回路を図１に示す。
【００３６】図１を参照すると、本発明の第１の実施の
形態のデューティ判定回路は、被測定信号１０によりア
ップ／ダウンを指定し、カウントクロック１２をカウン
トする符号付きアップダウンカウンタ１と、カウントク
ロック１２をアップカウントし、初期化信号１７により
初期化（クリア）されるアップカウンタ２と、エッジ検
出信号１３を入力し、所定時間遅延させる遅延回路８
と、加算データ１６を生成、出力する加算データ生成回
路３と、加算データ１６と、ＶＵＤＣ１のカウント値で
ある被加算データ１５を入力し、エッジ検出信号１３の
制御に従い、加算を行い、内蔵する加算結果レジスタ７
に、加算結果を格納する加算回路５とを備える。
形態のデューティ判定回路は、被測定信号１０によりア
ップ／ダウンを指定し、カウントクロック１２をカウン
トする符号付きアップダウンカウンタ１と、カウントク
ロック１２をアップカウントし、初期化信号１７により
初期化（クリア）されるアップカウンタ２と、エッジ検
出信号１３を入力し、所定時間遅延させる遅延回路８
と、加算データ１６を生成、出力する加算データ生成回
路３と、加算データ１６と、ＶＵＤＣ１のカウント値で
ある被加算データ１５を入力し、エッジ検出信号１３の
制御に従い、加算を行い、内蔵する加算結果レジスタ７
に、加算結果を格納する加算回路５とを備える。
【００３７】そして、第１の実施の形態のデューティ判
定回路の符号付きアップダウンカウンタ１（以下、ＶＵ
ＤＣ１と示す）は、被測定信号１０によりアップ／ダウ
ンを指定し、カウントクロック１２をカウントする。
定回路の符号付きアップダウンカウンタ１（以下、ＶＵ
ＤＣ１と示す）は、被測定信号１０によりアップ／ダウ
ンを指定し、カウントクロック１２をカウントする。
【００３８】また、初期化信号１７により初期化（クリ
ア）され、さらに最上位ビットを符号ビット１４として
出力する。アップカウンタ２は、カウントクロック１２
をアップカウントし、初期化信号１７により初期化（ク
リア）される。
ア）され、さらに最上位ビットを符号ビット１４として
出力する。アップカウンタ２は、カウントクロック１２
をアップカウントし、初期化信号１７により初期化（ク
リア）される。
【００３９】立ち上がりエッジ検出回路４は、被測定信
号１０の前縁を検出してパルス状のエッジ検出信号１３
を出力する。
号１０の前縁を検出してパルス状のエッジ検出信号１３
を出力する。
【００４０】遅延回路８は、エッジ検出信号１３を入力
し、所定時間遅延させた後、初期化信号１７を出力す
る。
し、所定時間遅延させた後、初期化信号１７を出力す
る。
【００４１】加算データ生成回路３は、アップカウンタ
２のカウント値を入力し、エッジ検出信号１３で動作制
御を行い加算データ１６を生成、出力する。
２のカウント値を入力し、エッジ検出信号１３で動作制
御を行い加算データ１６を生成、出力する。
【００４２】加算回路５は、加算データ１６と、ＶＵＤ
Ｃ１のカウント値である被加算データ１５を入力し、エ
ッジ検出信号１３の制御に従い加算を行い、内蔵する加
算結果レジスタ７に加算結果を格納する。この加算結果
レジスタ７の最上位の符号ビットを、判定結果信号２０
として出力する。
Ｃ１のカウント値である被加算データ１５を入力し、エ
ッジ検出信号１３の制御に従い加算を行い、内蔵する加
算結果レジスタ７に加算結果を格納する。この加算結果
レジスタ７の最上位の符号ビットを、判定結果信号２０
として出力する。
【００４３】本発明の第１の実施の形態の加算データ生
成回路３は、図２に示すように、アップカウンタ２のカ
ウント値（１６ビット）を右へ３ビットシフトし上位３
ビットには”０”を入れたデータを、エッジ検出信号１
３に同期して取り込み、加算データ１６（１６ビット）
として出力する。この回路により加算データ１６は、ア
ップカウンタ２のカウント値の８分の１になる。
成回路３は、図２に示すように、アップカウンタ２のカ
ウント値（１６ビット）を右へ３ビットシフトし上位３
ビットには”０”を入れたデータを、エッジ検出信号１
３に同期して取り込み、加算データ１６（１６ビット）
として出力する。この回路により加算データ１６は、ア
ップカウンタ２のカウント値の８分の１になる。
【００４４】次に、本発明の第１の実施の形態のデュー
ティ判定回路の動作を説明する。
ティ判定回路の動作を説明する。
【００４５】まず、上述の構成で本発明の特徴である”
中間点以外でのデューティ判定”が実現できる理由を図
５を参照して説明する。
中間点以外でのデューティ判定”が実現できる理由を図
５を参照して説明する。
【００４６】図５には、被測定信号１０のデューティと
ＶＵＤＣ１のカウント値の関係を示す。
ＶＵＤＣ１のカウント値の関係を示す。
【００４７】図５（ａ）では、デューティ５０％の信号
が入力した場合を示しているが、このときは、ＶＵＤＣ
１のアップカウント期間とダウンカウント期間が等しい
ため、１周期のパルス入力後はＶＵＤＣ１のカウント値
が”０”になる。
が入力した場合を示しているが、このときは、ＶＵＤＣ
１のアップカウント期間とダウンカウント期間が等しい
ため、１周期のパルス入力後はＶＵＤＣ１のカウント値
が”０”になる。
【００４８】このため、被測定信号１０のデューティが
５０％よりも小さい場合（図５（ｂ）を参照））は、Ｖ
ＵＤＣ１のカウント値は負数（符号ビット信号１４は”
１”）を示し、５０％よりも大きい場合（図５（ｃ）を
参照））は、ＶＵＤＣ１は整正数（符号ビット信号１４
は”０”）を示す。
５０％よりも小さい場合（図５（ｂ）を参照））は、Ｖ
ＵＤＣ１のカウント値は負数（符号ビット信号１４は”
１”）を示し、５０％よりも大きい場合（図５（ｃ）を
参照））は、ＶＵＤＣ１は整正数（符号ビット信号１４
は”０”）を示す。
【００４９】このように、被測定信号１０のデューティ
判定点を５０％に設定する場合は、ＶＵＤＣ１の符号ビ
ット信号１４で判定可能である。
判定点を５０％に設定する場合は、ＶＵＤＣ１の符号ビ
ット信号１４で判定可能である。
【００５０】図５（ｄ）では、デューティ２５％の被測
定信号１０が入力した場合を示す。このときは、ダウン
カウント期間がアップカウント期間の３倍になるため、
アップカウント時の最大値を”ｎ”とすると、１周期経
過後のＶＵＤＣ１のカウント値は、”−２ｎ”になる。
定信号１０が入力した場合を示す。このときは、ダウン
カウント期間がアップカウント期間の３倍になるため、
アップカウント時の最大値を”ｎ”とすると、１周期経
過後のＶＵＤＣ１のカウント値は、”−２ｎ”になる。
【００５１】この”ｎ”の値は、被測定信号１０の周期
により変化するが、デューティが２５％であればＶＵＤ
Ｃ１のカウント値は必ず”−２ｎ”である。
により変化するが、デューティが２５％であればＶＵＤ
Ｃ１のカウント値は必ず”−２ｎ”である。
【００５２】このため、判定点を２５％に設定するとき
は、被測定信号１０の１周期経過後にＶＵＤＣ１のカウ
ント値に”２ｎ”に相当する値を加算してあげれば良
く、デューティの判定は加算後の符号ビット（判定結果
信号２０：加算結果レジスタ７の符号ビット）により行
うことができる。
は、被測定信号１０の１周期経過後にＶＵＤＣ１のカウ
ント値に”２ｎ”に相当する値を加算してあげれば良
く、デューティの判定は加算後の符号ビット（判定結果
信号２０：加算結果レジスタ７の符号ビット）により行
うことができる。
【００５３】ここで、ＶＵＤＣ１に加算するデータにつ
いて説明する。上述したように”２ｎ”という値は、被
測定信号１０の周期により変化するため、加算するデー
タは周期の情報から生成する必要がある。
いて説明する。上述したように”２ｎ”という値は、被
測定信号１０の周期により変化するため、加算するデー
タは周期の情報から生成する必要がある。
【００５４】そこで、本発明では、アップカウンタ２を
設けて被測定信号１０の周期をカウントする。図５
（ｄ）の場合は、アップカウンタ２のカウント値が、”
４ｎ”になる。したがって、ＶＵＤＣ１に加算するデー
タはアップカウンタ２のカウント値を２分の１すれば良
いことになる。
設けて被測定信号１０の周期をカウントする。図５
（ｄ）の場合は、アップカウンタ２のカウント値が、”
４ｎ”になる。したがって、ＶＵＤＣ１に加算するデー
タはアップカウンタ２のカウント値を２分の１すれば良
いことになる。
【００５５】以上のように、本発明では被測定信号１０
の１周期経過後に、その信号周期に相当するカウント値
を元にして生成した値を、ＶＵＤＣ１に加算することに
より、被測定信号１０の”中間点以外でのデューティ判
定”が実現できる。
の１周期経過後に、その信号周期に相当するカウント値
を元にして生成した値を、ＶＵＤＣ１に加算することに
より、被測定信号１０の”中間点以外でのデューティ判
定”が実現できる。
【００５６】次に、ＶＴＲ（Ｖｉｄｅｏ Ｔａｐｅ Ｒ
ｅｃｏｄｅｒ）のＶＩＳＳ検出回路への応用を例にとっ
て説明する。
ｅｃｏｄｅｒ）のＶＩＳＳ検出回路への応用を例にとっ
て説明する。
【００５７】ＶＩＳＳとは、ＶＨＳ Ｉｎｄｅｘ Ｓｅ
ａｒｃｈ Ｓｙｓｔｅｍの略で、再生画の頭出しを行う
機能であることは、既に、述べた。
ａｒｃｈ Ｓｙｓｔｅｍの略で、再生画の頭出しを行う
機能であることは、既に、述べた。
【００５８】簡単に原理を説明する。
【００５９】ＶＴＲでは録画の際、映像信号とともに画
像の再生タイミングを示す再生コントロール（ＰＢＣＴ
Ｌ）信号も同時に記録している。再生時はこの再生コン
トロール信号（以下、ＰＢＣＴＬ信号）の周期に合わせ
て映像信号を出力するが、ＶＩＳＳ応用ではＰＢＣＴＬ
信号のデューティを変えて記録、再生することで、頭出
し部分であることを検出している。
像の再生タイミングを示す再生コントロール（ＰＢＣＴ
Ｌ）信号も同時に記録している。再生時はこの再生コン
トロール信号（以下、ＰＢＣＴＬ信号）の周期に合わせ
て映像信号を出力するが、ＶＩＳＳ応用ではＰＢＣＴＬ
信号のデューティを変えて記録、再生することで、頭出
し部分であることを検出している。
【００６０】具体的には、ＰＢＣＴＬ信号のデューティ
が６０％であれば頭出し部分ではない（非ＶＩＳＳ）こ
とを示し、２７．５％であれば頭出し部分（ＶＩＳＳ）
であることを示す。またＰＢＣＴＬ信号はテープからの
再生信号であるので、テープの速度により信号周期が連
続的に変化する。本発明では、このＶＩＳＳ検出に必要
なデューティ判定を、最適な判定点で行うことができ、
かつ簡単な構成、手順で実行できるものを提供する。
が６０％であれば頭出し部分ではない（非ＶＩＳＳ）こ
とを示し、２７．５％であれば頭出し部分（ＶＩＳＳ）
であることを示す。またＰＢＣＴＬ信号はテープからの
再生信号であるので、テープの速度により信号周期が連
続的に変化する。本発明では、このＶＩＳＳ検出に必要
なデューティ判定を、最適な判定点で行うことができ、
かつ簡単な構成、手順で実行できるものを提供する。
【００６１】図１に示す本発明の第１の実施の形態のデ
ューティ判定回路のブロック図は、上記ＰＢＣＴＬ信号
を被測定信号１０として記述している。図１および図２
では、被測定信号１０のディーティを約４４％（理論上
は４３．７５％）の点で判定する構成を示している。
ューティ判定回路のブロック図は、上記ＰＢＣＴＬ信号
を被測定信号１０として記述している。図１および図２
では、被測定信号１０のディーティを約４４％（理論上
は４３．７５％）の点で判定する構成を示している。
【００６２】図１および図２に示す本発明の第１の実施
の形態のデューティ判定回路の動作を、図３および図４
を参照して説明する。
の形態のデューティ判定回路の動作を、図３および図４
を参照して説明する。
【００６３】まず、被測定信号１０がロウレベルからハ
イレベルに変化すると、立ち上がりエッジ検出回路４が
パルス状のエッジ検出信号１３を出力し、それを受けた
遅延回路８が初期化信号１７を出力して、ＶＵＤＣ１と
アップカウンタ２をクリアする。その後、ＶＵＤＣ１は
被測定信号１０がハイレベルの間カウントクロック１２
をアップカウントし、ロウレベルに変わるとダウンカウ
ントする。
イレベルに変化すると、立ち上がりエッジ検出回路４が
パルス状のエッジ検出信号１３を出力し、それを受けた
遅延回路８が初期化信号１７を出力して、ＶＵＤＣ１と
アップカウンタ２をクリアする。その後、ＶＵＤＣ１は
被測定信号１０がハイレベルの間カウントクロック１２
をアップカウントし、ロウレベルに変わるとダウンカウ
ントする。
【００６４】一方、アップカウンタ２は、カウントクロ
ック１２を常にアップカウントする。そして、被測定信
号１０の１周期が終了して、再びロウレベルからハイレ
ベルへ変化すると、立ち上がりエッジ検出回路４からエ
ッジ検出信号１３が出力され、加算データ生成回路３が
動作を開始する。
ック１２を常にアップカウントする。そして、被測定信
号１０の１周期が終了して、再びロウレベルからハイレ
ベルへ変化すると、立ち上がりエッジ検出回路４からエ
ッジ検出信号１３が出力され、加算データ生成回路３が
動作を開始する。
【００６５】この加算データ生成回路３は、図２に示す
ように、アップカウンタ２のカウント値（１６ビット）
を右へ３ビットシフトし、加算回路５に加算データ１６
を出力する。
ように、アップカウンタ２のカウント値（１６ビット）
を右へ３ビットシフトし、加算回路５に加算データ１６
を出力する。
【００６６】加算回路５では、ＶＵＤＣ１のカウント値
である被加算データ１５に、加算データ１６を加算演算
し、エッジ検出信号１３の立下りに同期して加算結果レ
ジスタ７に格納する。この加算結果レジスタ７の符号ビ
ットである判定結果信号２０がデューティ判定結果を示
す。
である被加算データ１５に、加算データ１６を加算演算
し、エッジ検出信号１３の立下りに同期して加算結果レ
ジスタ７に格納する。この加算結果レジスタ７の符号ビ
ットである判定結果信号２０がデューティ判定結果を示
す。
【００６７】ここで図２に示す加算データ生成回路３で
はアップカウンタ２の下位３ビットは無視されるため、
丸め込み誤差を生じるが、被測定信号１０の１周期間に
１００発以上のカウントクロック１２が入力するように
構成すれば、図１２示すようにディーティ判定点の誤差
は０．４％以下に抑えることができる。
はアップカウンタ２の下位３ビットは無視されるため、
丸め込み誤差を生じるが、被測定信号１０の１周期間に
１００発以上のカウントクロック１２が入力するように
構成すれば、図１２示すようにディーティ判定点の誤差
は０．４％以下に抑えることができる。
【００６８】ＶＩＳＳ検出に応用する場合、被測定信号
１０の最短周期は約１０ＫＨＺであるため、カウントク
ロック１２を１ｕｓにすればアップカウンタ２のカウン
ト値を１００発以上にできる。ＶＴＲセットを考えたと
き、１ｕｓのカウントクロックを生成することは可能で
ある。
１０の最短周期は約１０ＫＨＺであるため、カウントク
ロック１２を１ｕｓにすればアップカウンタ２のカウン
ト値を１００発以上にできる。ＶＴＲセットを考えたと
き、１ｕｓのカウントクロックを生成することは可能で
ある。
【００６９】図３は、デューティ２７．５％（ＶＩＳ
Ｓ）の信号が入力した場合を示している。被測定信号１
０の１周期中に１００発のカウントクロック１２が入力
したものとする。ハイレベルの方がロウレベルよりも短
いため、被測定信号１０が１周期経過した後のＶＵＤＣ
１のカウント値は負となる。
Ｓ）の信号が入力した場合を示している。被測定信号１
０の１周期中に１００発のカウントクロック１２が入力
したものとする。ハイレベルの方がロウレベルよりも短
いため、被測定信号１０が１周期経過した後のＶＵＤＣ
１のカウント値は負となる。
【００７０】カウント値の絶対値ｍは、４５カウント
（被測定信号１０の１周期の４５％分）である。加算デ
ータ１６は、アップカウンタ２のカウント値（ｎ＝１０
０カウント）を８分の１にしたものであるので１２カウ
ント（同１２．５％分）である。したがって、加算回路
５の演算結果は負となり、判定結果信号２０は”１”、
絶対値は３３カウント（同３２．５％）になる。
（被測定信号１０の１周期の４５％分）である。加算デ
ータ１６は、アップカウンタ２のカウント値（ｎ＝１０
０カウント）を８分の１にしたものであるので１２カウ
ント（同１２．５％分）である。したがって、加算回路
５の演算結果は負となり、判定結果信号２０は”１”、
絶対値は３３カウント（同３２．５％）になる。
【００７１】一方、図３には図示してはいないがデュー
ティ６０％（非ＶＩＳＳ）の信号が入力した場合を考え
る。ここでも被測定信号１０の１周期中に入力するカウ
ントクロック１２は１００パルスとする。
ティ６０％（非ＶＩＳＳ）の信号が入力した場合を考え
る。ここでも被測定信号１０の１周期中に入力するカウ
ントクロック１２は１００パルスとする。
【００７２】今回は、ハイレベルの方がロウレベルより
も長いため、被測定信号１０が１周期経過した後のＶＵ
ＤＣ１のカウント値は正となる。カウント値の絶対値ｍ
は２０カウント（同２０％分）である。
も長いため、被測定信号１０が１周期経過した後のＶＵ
ＤＣ１のカウント値は正となる。カウント値の絶対値ｍ
は２０カウント（同２０％分）である。
【００７３】加算データ１６は、デューティ２７．５％
時と同じで１２カウント（１２．５％分）である。した
がって、加算回路５の演算結果は正となり、判定結果信
号２０は”０”、絶対値は３３カウント（同３２．５
％）になる。
時と同じで１２カウント（１２．５％分）である。した
がって、加算回路５の演算結果は正となり、判定結果信
号２０は”０”、絶対値は３３カウント（同３２．５
％）になる。
【００７４】この絶対値は、デューティ２７．５％の場
合と同様であり、判定点がディーティ２７．５％と６０
％の中間で行われたことを表している。
合と同様であり、判定点がディーティ２７．５％と６０
％の中間で行われたことを表している。
【００７５】以上のようにＶＩＳＳ検出への応用をした
場合、本発明の第１の実施の形態のデューティ判定回路
のように、デューティ判定点を約４４％に設定すること
で、ＶＩＳＳと非ＶＩＳＳを示す非測定信号１０のデュ
ーティ差の中央地点で、両者の判定ができる。
場合、本発明の第１の実施の形態のデューティ判定回路
のように、デューティ判定点を約４４％に設定すること
で、ＶＩＳＳと非ＶＩＳＳを示す非測定信号１０のデュ
ーティ差の中央地点で、両者の判定ができる。
【００７６】ＶＴＲでの被測定信号１０はテープからの
再生信号であるため、再生機器の特性などの影響で、所
定の規格（６０％、２７．５％）に対して若干ずれるこ
とがある。
再生信号であるため、再生機器の特性などの影響で、所
定の規格（６０％、２７．５％）に対して若干ずれるこ
とがある。
【００７７】そこで、誤検出を防ぐために、デューティ
判定を５０％ではなく、６０％と２７．５％の中間（約
４４％）で行うことは大変重要である。
判定を５０％ではなく、６０％と２７．５％の中間（約
４４％）で行うことは大変重要である。
【００７８】また、ＶＴＲの早送り、巻き戻し時に被測
定信号１０の周期が連続的に変動した場合でも、ＶＵＤ
Ｃ１のカウント値は周期に依存せずハイレベルとロウレ
ベルの比率によって決まるので問題はなく、加算データ
１６も被測定信号１０周期を表すアップカウンタ２の値
を元に生成するため、周期の変動にも対応できる。
定信号１０の周期が連続的に変動した場合でも、ＶＵＤ
Ｃ１のカウント値は周期に依存せずハイレベルとロウレ
ベルの比率によって決まるので問題はなく、加算データ
１６も被測定信号１０周期を表すアップカウンタ２の値
を元に生成するため、周期の変動にも対応できる。
【００７９】従来例では、被測定信号１０の周期が変動
した場合、１周期毎にプリセット値レジスタ５２を設定
し直す必要がある。これは被測定信号１０の入力前にＶ
ＵＤＣ１を所定値にプリセットしなければならないた
め、次の周期を予測してプリセット値を生成する必要が
あった。
した場合、１周期毎にプリセット値レジスタ５２を設定
し直す必要がある。これは被測定信号１０の入力前にＶ
ＵＤＣ１を所定値にプリセットしなければならないた
め、次の周期を予測してプリセット値を生成する必要が
あった。
【００８０】これでは外部ＣＰＵからの制御を必要とす
る他、予測したプリセット値であるため判定誤差が大き
くなる欠点がある。それに対して本発明では、被測定信
号１０の１周期経過後に、その周期を元にプリセットデ
ータを自動で生成するため、ＣＰＵ制御が不要で、かつ
判定誤差も極めて小さく（上記の例では最大０．４２
％）することができる。
る他、予測したプリセット値であるため判定誤差が大き
くなる欠点がある。それに対して本発明では、被測定信
号１０の１周期経過後に、その周期を元にプリセットデ
ータを自動で生成するため、ＣＰＵ制御が不要で、かつ
判定誤差も極めて小さく（上記の例では最大０．４２
％）することができる。
【００８１】次に、本発明の第２の実施の形態について
図面を参照して説明する。本発明の第２の実施の形態の
デューティ判定回路を図６に示す。
図面を参照して説明する。本発明の第２の実施の形態の
デューティ判定回路を図６に示す。
【００８２】図６を参照すると、本発明の第２の実施の
形態のデューティ判定回路は、図１に示す本発明の第１
の実施の形態のデューティ判定回路に対して、加算デー
タ生成回路１００が異なる。
形態のデューティ判定回路は、図１に示す本発明の第１
の実施の形態のデューティ判定回路に対して、加算デー
タ生成回路１００が異なる。
【００８３】加算データ生成回路１００には、シフト数
指定信号３０、バイパス指定信号３１、正負指定信号３
２と、アップカウンタ２のカウント値を入力し、加算デ
ータ１６を出力する。
指定信号３０、バイパス指定信号３１、正負指定信号３
２と、アップカウンタ２のカウント値を入力し、加算デ
ータ１６を出力する。
【００８４】図７に、本発明の第２の実施の形態のデュ
ーティ判定回路の加算データ生成回路１００を示す。
ーティ判定回路の加算データ生成回路１００を示す。
【００８５】アップカウンタ２のカウント値（１６ビッ
ト）を入力して、３ビットシフトした信号（０，０，
０，［１５：３］）と２ビットシフトした信号（０，
０，［１５：２］）を生成し、シフト数指定信号３０で
どちらか一方を選択する。
ト）を入力して、３ビットシフトした信号（０，０，
０，［１５：３］）と２ビットシフトした信号（０，
０，［１５：２］）を生成し、シフト数指定信号３０で
どちらか一方を選択する。
【００８６】さらに、その選択した信号と、その選択信
号の「２の補数」を取った信号を生成し、正負指定信号
３１でどちらか一方を選択する。そして、バイパス指定
信号３２により、上述の選択信号かアップカウンタ２の
カウント値のどちらかを選択して、加算データ１６とす
る。この時の加算データ１６の最上位ビットは符号ビッ
トとして機能する。
号の「２の補数」を取った信号を生成し、正負指定信号
３１でどちらか一方を選択する。そして、バイパス指定
信号３２により、上述の選択信号かアップカウンタ２の
カウント値のどちらかを選択して、加算データ１６とす
る。この時の加算データ１６の最上位ビットは符号ビッ
トとして機能する。
【００８７】次に、本発明の第２の実施の形態のデュー
ティ判定回路の動作を説明する。
ティ判定回路の動作を説明する。
【００８８】本発明の第２の実施の形態のデューティ判
定回路では、被測定信号１０のデューティを判定する点
を複数指定できることを特徴としている。
定回路では、被測定信号１０のデューティを判定する点
を複数指定できることを特徴としている。
【００８９】加算データ生成回路１００の動作以外は、
本発明の第１の実施の形態のデューティ判定回路の動作
と同じであるので、詳細な説明を省略する。
本発明の第１の実施の形態のデューティ判定回路の動作
と同じであるので、詳細な説明を省略する。
【００９０】シフト数指定信号３０でアップカウンタ２
のカウント値のシフト数を選択することで、加算データ
１６の絶対値を変えることができる。加算データ１６を
正数とした場合、シフト数指定信号３０で３ビットシフ
トした信号を選択するとデューティ判定点は約４４％
（４３．７５％）になり、２ビットシフトした信号を選
択すると約３８％（３７．５％）となる。
のカウント値のシフト数を選択することで、加算データ
１６の絶対値を変えることができる。加算データ１６を
正数とした場合、シフト数指定信号３０で３ビットシフ
トした信号を選択するとデューティ判定点は約４４％
（４３．７５％）になり、２ビットシフトした信号を選
択すると約３８％（３７．５％）となる。
【００９１】また、正負指定信号３２で”２の補数”に
するかしないかを選択することで、加算データ１６の正
負を選択できる。加算データ１６に負数を選択すると、
加算回路５によってＶＵＤＣ１の値から加算データ１６
を減算することなるため、デューティ判定点を５０％よ
り大きい点に設定できる。またバイパス指定信号３１に
より、アップカウンタ２のカウント値をそのまま加算デ
ータ１６にすることもでき、デューティ判定点を５０％
に設定できる。
するかしないかを選択することで、加算データ１６の正
負を選択できる。加算データ１６に負数を選択すると、
加算回路５によってＶＵＤＣ１の値から加算データ１６
を減算することなるため、デューティ判定点を５０％よ
り大きい点に設定できる。またバイパス指定信号３１に
より、アップカウンタ２のカウント値をそのまま加算デ
ータ１６にすることもでき、デューティ判定点を５０％
に設定できる。
【００９２】図７に示す本発明の第２の実施の形態で
は、各指定信号の値により、図１３に示すようなデュー
ティ判定点を選択することができる。
は、各指定信号の値により、図１３に示すようなデュー
ティ判定点を選択することができる。
【００９３】本発明の第２の実施の形態のデューティ判
定回路では、シフト数を３ビットと２ビットにしている
が、別のシフト数にすれば判定点を変動することもでき
る。これにより上述したＶＴＲへの応用に限らず汎用性
を持たせたデューティ判定回路を提供できる。
定回路では、シフト数を３ビットと２ビットにしている
が、別のシフト数にすれば判定点を変動することもでき
る。これにより上述したＶＴＲへの応用に限らず汎用性
を持たせたデューティ判定回路を提供できる。
【００９４】次に、本発明の第３の実施の形態のデュー
ティ判定回路について説明する。
ティ判定回路について説明する。
【００９５】本発明の第３の実施の形態のデューティ判
定回路のブロックを図８に示す。本発明の第３の実施の
形態のデューティ判定回路は、図１に示す本発明の第１
の実施の形態のデューティ判定回路のブロック図に対し
て、加算データ生成回路３の変わりに乗算器１０１を搭
載するところが異なる以外は、本発明の第１の実施の形
態のデューティ判定回路と同一構成である。
定回路のブロックを図８に示す。本発明の第３の実施の
形態のデューティ判定回路は、図１に示す本発明の第１
の実施の形態のデューティ判定回路のブロック図に対し
て、加算データ生成回路３の変わりに乗算器１０１を搭
載するところが異なる以外は、本発明の第１の実施の形
態のデューティ判定回路と同一構成である。
【００９６】乗算器１０１には、アップカウンタ２のカ
ウント値とエッジ検出信号１３と、乗算定数指定信号２
００を入力し、加算データ１６を出力する。
ウント値とエッジ検出信号１３と、乗算定数指定信号２
００を入力し、加算データ１６を出力する。
【００９７】次に、本発明の第３の実施の形態のデュー
ティ判定回路の動作を説明する。
ティ判定回路の動作を説明する。
【００９８】本発明の第３の実施の形態のデューティ判
定回路では、被測定信号１０のデューティ判定点を任意
に指定できることを特徴としている。第２の実施の形態
のデューティ判定回路では、アップカウンタ２のカウン
ト値をシフトすることで加算データ１６を生成するた
め、加算データはアップカウンタ２のカウント値の１／
（２のｎ乗）［ｎは正数］しか設定できない。
定回路では、被測定信号１０のデューティ判定点を任意
に指定できることを特徴としている。第２の実施の形態
のデューティ判定回路では、アップカウンタ２のカウン
ト値をシフトすることで加算データ１６を生成するた
め、加算データはアップカウンタ２のカウント値の１／
（２のｎ乗）［ｎは正数］しか設定できない。
【００９９】そのためデューティ判定点は限られた点し
か設定できない。そこで、本発明の第３の実施の形態の
デューティ判定回路では、エッジ検出信号１３の入力に
同期してアップカウンタ２のカウント値と、乗算定数指
定信号２００により入力される定数とを乗算する。
か設定できない。そこで、本発明の第３の実施の形態の
デューティ判定回路では、エッジ検出信号１３の入力に
同期してアップカウンタ２のカウント値と、乗算定数指
定信号２００により入力される定数とを乗算する。
【０１００】ここでは乗算定数指定信号２００は４ビッ
トで構成されており、１／１６（０．０６２５）から１
５／１６（０．９３７５）までの値を１／１６単位で表
わすことができるため、この乗算定数指定信号２００の
値により図１４に示すようなディーティ判定点を指定す
ることができる。
トで構成されており、１／１６（０．０６２５）から１
５／１６（０．９３７５）までの値を１／１６単位で表
わすことができるため、この乗算定数指定信号２００の
値により図１４に示すようなディーティ判定点を指定す
ることができる。
【０１０１】乗算器１０１自体の動作は公知であるため
説明を省略する。また、乗算器１０１以外は、本発明の
第１の実施の形態のデューティ判定回路の動作と同じで
あるので、説明を省略する。
説明を省略する。また、乗算器１０１以外は、本発明の
第１の実施の形態のデューティ判定回路の動作と同じで
あるので、説明を省略する。
【０１０２】ここでは、乗算定数指定信号２００を４ビ
ットで構成しているが、ビット数を増加させて乗算動作
を行うことで、さらに細かくデューティ判定点を指定で
きる。また、本実施例では乗算器１０１からの出力（加
算データ１６）を正数として、加算回路５に出力してい
るが、前述した第２実施例のように、”２の補数”をと
り負数として出力すれば、デューティ判定点をパルスの
後半（５０％以降）に設定することもできる。
ットで構成しているが、ビット数を増加させて乗算動作
を行うことで、さらに細かくデューティ判定点を指定で
きる。また、本実施例では乗算器１０１からの出力（加
算データ１６）を正数として、加算回路５に出力してい
るが、前述した第２実施例のように、”２の補数”をと
り負数として出力すれば、デューティ判定点をパルスの
後半（５０％以降）に設定することもできる。
【０１０３】次に、本発明の第４の実施の形態のデュー
ティ判定回路について説明する。
ティ判定回路について説明する。
【０１０４】本発明の第４の実施の形態のデューティ判
定回路のブロックを図９に示す。
定回路のブロックを図９に示す。
【０１０５】本発明の第４の実施の形態のデューティ判
定回路は、本発明の第１の実施の形態のデューティ判定
回路のブロック図に対して、加算回路１０２の構成が異
なる以外は、本発明の第１の実施の形態のデューティ判
定回路と同一構成である。
定回路は、本発明の第１の実施の形態のデューティ判定
回路のブロック図に対して、加算回路１０２の構成が異
なる以外は、本発明の第１の実施の形態のデューティ判
定回路と同一構成である。
【０１０６】加算回路１０２には、エッジ検出信号１３
の立ち上がりにより被加算データ１５の値を記憶する被
加算レジスタ２１０と、同じくエッジ検出信号１３の立
ち上がりにより加算データ１６の値を記憶する加算レジ
スタ２１１と、エッジ検出信号１３の立ち下がりで加算
結果を格納する加算結果レジスタ７を設ける。
の立ち上がりにより被加算データ１５の値を記憶する被
加算レジスタ２１０と、同じくエッジ検出信号１３の立
ち上がりにより加算データ１６の値を記憶する加算レジ
スタ２１１と、エッジ検出信号１３の立ち下がりで加算
結果を格納する加算結果レジスタ７を設ける。
【０１０７】次に、本発明の第４の実施の形態のデュー
ティ判定回路の動作を説明する。
ティ判定回路の動作を説明する。
【０１０８】本発明の第４の実施の形態のデューティ判
定回路では、加算回路１０２に被加算レジスタ２１０と
加算レジスタ２１１を内蔵して、それぞれ被加算データ
１５と加算データ１６をエッジ検出信号１３の発生に同
期して格納することを特徴としている。
定回路では、加算回路１０２に被加算レジスタ２１０と
加算レジスタ２１１を内蔵して、それぞれ被加算データ
１５と加算データ１６をエッジ検出信号１３の発生に同
期して格納することを特徴としている。
【０１０９】このため、加算回路１０２の演算実行を待
つことなく、初期化信号１７でＶＵＤＣ１とアップカウ
ンタ２を初期化できる。遅延回路８は、被加算レジスタ
２１０と加算レジスタ２１１がデータを格納する時間だ
け遅らせて初期化信号１７を出力すればよく、被測定信
号１０の立ち上がりから初期化信号１７の発生間隔を最
小にできる。
つことなく、初期化信号１７でＶＵＤＣ１とアップカウ
ンタ２を初期化できる。遅延回路８は、被加算レジスタ
２１０と加算レジスタ２１１がデータを格納する時間だ
け遅らせて初期化信号１７を出力すればよく、被測定信
号１０の立ち上がりから初期化信号１７の発生間隔を最
小にできる。
【０１１０】このように、初期化信号１７を速やかに出
力できるため、被測定信号１０の立ち上がり検出後、す
ぐに次のデューティ判定に移ることができる。またカウ
ントクロック１２の周期が短くなった場合でも、カウン
トクロックを無駄に（無効に）することなくデューティ
判定に用いることができる。
力できるため、被測定信号１０の立ち上がり検出後、す
ぐに次のデューティ判定に移ることができる。またカウ
ントクロック１２の周期が短くなった場合でも、カウン
トクロックを無駄に（無効に）することなくデューティ
判定に用いることができる。
【０１１１】加算回路１０２以外の動作は、本発明の第
１の実施の形態のデューティ判定回路の動作と同じであ
るので説明を省略する。
１の実施の形態のデューティ判定回路の動作と同じであ
るので説明を省略する。
【０１１２】
【発明の効果】このように、本発明の効果は、被測定信
号１０の１周期経過後に、その周期に相当するカウント
値から生成したデータをＶＵＤＣ１に加算することによ
り、デューティ判定点を５０％点からずらすことができ
る他、判定点の生成に外部ＣＰＵなどの制御が一切不要
となるうえ、判定誤差も小さくすることができるという
効果がある。
号１０の１周期経過後に、その周期に相当するカウント
値から生成したデータをＶＵＤＣ１に加算することによ
り、デューティ判定点を５０％点からずらすことができ
る他、判定点の生成に外部ＣＰＵなどの制御が一切不要
となるうえ、判定誤差も小さくすることができるという
効果がある。
【０１１３】また加算データ１６の生成を３ビットシフ
ト回路という簡単な回路構成で実現できる効果もある。
さらに判定点を約４４％に設定すれば、ＶＴＲでのＶＩ
ＳＳ検出に使用できる。
ト回路という簡単な回路構成で実現できる効果もある。
さらに判定点を約４４％に設定すれば、ＶＴＲでのＶＩ
ＳＳ検出に使用できる。
【０１１４】第２の実施例では、加算データ生成回路に
入力するデータシフト数指定や正負指定、バイパス指定
により、比較的簡単な回路構成でありながら複数のデュ
ーティ判定点を設定することができるという効果があ
る。
入力するデータシフト数指定や正負指定、バイパス指定
により、比較的簡単な回路構成でありながら複数のデュ
ーティ判定点を設定することができるという効果があ
る。
【０１１５】第３の実施例では、加算データ１６の生成
に乗算器を設けることで、アップカウンタ２と加算デー
タ１６の比を自在に設定できるため、デューティ判定点
を細かく、かつ任意に設定できるという効果がある。
に乗算器を設けることで、アップカウンタ２と加算デー
タ１６の比を自在に設定できるため、デューティ判定点
を細かく、かつ任意に設定できるという効果がある。
【０１１６】第４の実施例では、被加算レジスタ２１０
と加算レジスタ２１１を設けることで、被測定信号１０
に入力後すぐにＶＵＤＣ１とアップカウンタ２を初期化
でき、次のパルスのデューティ判定に移ることができ
る。
と加算レジスタ２１１を設けることで、被測定信号１０
に入力後すぐにＶＵＤＣ１とアップカウンタ２を初期化
でき、次のパルスのデューティ判定に移ることができ
る。
【０１１７】このためカウントクロックの周期を短くし
て、被測定信号１０の１周期中に入力するカウントクロ
ック１２を増やすことが可能になり、デューティ判定精
度を向上できるという効果がある。
て、被測定信号１０の１周期中に入力するカウントクロ
ック１２を増やすことが可能になり、デューティ判定精
度を向上できるという効果がある。
【図１】本発明の第１の実施の形態のデューティ判定回
路のブロック図である。
路のブロック図である。
【図２】図１に示すデューティ判定回路回路の加算デー
タ生成回路のブロック図である。
タ生成回路のブロック図である。
【図３】図１に示す本発明の第１の実施の形態のデュー
ティ判定回路のタイミングチャートである。
ティ判定回路のタイミングチャートである。
【図４】図１に示すデューティ判定回路回路の判定フロ
ーチャートである。
ーチャートである。
【図５】本発明の動作原理を説明する波形図である。
【図６】本発明の第２の実施の形態のデューティ判定回
路のブロック図である。
路のブロック図である。
【図７】図６に示すデューティ判定回路回路の加算デー
タ生成回路のブロック図である。
タ生成回路のブロック図である。
【図８】本発明の第３の実施の形態のデューティ判定回
路のブロック図である。
路のブロック図である。
【図９】本発明の第４の実施の形態のデューティ判定回
路のブロック図である。
路のブロック図である。
【図１０】従来のデューティ判定回路のブロック図であ
る。
る。
【図１１】図１０に示す従来のデューティ判定回路のタ
イミングチャートである。
イミングチャートである。
【図１２】本発明の第１の実施の形態のデューティ判定
回路の判定結果である。
回路の判定結果である。
【図１３】本発明の第２の実施の形態のデューティ判定
回路の判定点の選択結果である。
回路の判定点の選択結果である。
【図１４】本発明の第３の実施の形態のデューティ判定
回路の判定結果である。
回路の判定結果である。
１，５１ 符号付きアップダウンカウンタ ２ アップカウンタ ３，１００ 加算データ生成回路 ４，５５ 立ち上がりエッジ検出回路 ５，１０２ 加算回路 ７ 加算結果レジスタ ８ 遅延回路 １０ 被測定信号 １２ カウントクロック １３ エッジ検出信号 １４ 符号ビット信号 １５ 被加算データ １６ 加算データ １７ 初期化信号 ２０ 判定結果信号 ３０ シフト数指定信号 ３１ バイパス指定信号 ３２ 正負指定信号 ５２ プリセット値レジスタ ５６ 制御レジスタ ５８ ラッチ ２１０ 被加算レジスタ ２１１ 加算レジスタ Ｓ０１〜Ｓ０８ ステップ
Claims (9)
- 【請求項１】 被測定信号のレベルによりカウントクロ
ックをアップまたはダウンカウントする符号付きアップ
ダウンカウンタと、 被測定信号のレベルに関係なくカウントクロックをアッ
プカウントするアップカウンタと、 アップカウンタのカウント値から所定の割合値を生成す
る加算データ生成回路と、 符号ビットを判定結果信号として出力する加算回路とを
備え、 前記符号付きアップダウンカウンタのカウント値と前記
加算データ生成回路の値を、前記加算回路で加算するこ
とにより、前記加算データ生成回路において前記アップ
カウンタから生成する前記加算データの割合を指定し
て、前記被測定信号の１周期内でのデューティ判定を、
前記被測定信号の１周期内の中間点以外の所望する点に
おいて行うことを特徴とするデューティ判定回路。 - 【請求項２】 前記被測定信号の前縁を検出し、パルス
状のエッジ検出信号を出力する立ち上がりエッジ検出回
路を備える請求項１記載のデューティ判定回路。 - 【請求項３】 前記エッジ検出信号を入力し、所定時間
遅延させた後、初期化信号を出力する遅延回路を備える
請求項２記載のデューティ判定回路。 - 【請求項４】 前記符号付きアップダウンカウンタは、
前記被測定信号によりアップ／ダウンを指定され、カウ
ントクロックをカウントする請求項３記載のデューティ
判定回路。 - 【請求項５】 前記符号付きアップダウンカウンタは、
前記初期化信号により初期化（クリア）され、さらに最
上位ビットを符号ビットとして出力する請求項４記載の
デューティ判定回路。 - 【請求項６】 前記加算データ生成回路は、前記アップ
カウンタのカウント値（１６ビット）を右へ３ビットシ
フトし上位３ビットには”０”を入れたデータを、前記
エッジ検出信号に同期して取り込み、前記加算データを
１６ビットとして出力する請求項１，２，３，４または
５記載のデューティ判定回路。 - 【請求項７】 前記加算データ生成回路は、シフト数指
定信号、バイパス指定信号、正負指定信号と、前記アッ
プカウンタのカウント値を入力し、前記加算データを出
力する請求項１，２，３，４または５記載のデューティ
判定回路。 - 【請求項８】 前記加算データ生成回路の代わりに、前
記アップカウンタのカウント値と前記エッジ検出信号
と、乗算定数指定信号を入力し、前記加算データを出力
する乗算器を備える請求項１，２，３または４記載のデ
ューティ判定回路。 - 【請求項９】 前記エッジ検出信号の立ち上がりによ
り、前記被加算データの値を記憶する被加算レジスタ
と、同じく前記エッジ検出信号の立ち上がりにより、前
記加算データの値を記憶する加算レジスタと、前記エッ
ジ検出信号の立ち下がりで、加算結果を格納する加算結
果レジスタを設けた加算回路を備える請求項１，２また
は３記載のデューティ判定回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104572A JP2001291296A (ja) | 2000-04-06 | 2000-04-06 | デューティ判定回路 |
| KR10-2001-0017102A KR100374368B1 (ko) | 2000-04-06 | 2001-03-31 | 가변 임계점을 갖는 듀티 사이클 판정 회로 |
| US09/822,419 US6456134B2 (en) | 2000-04-06 | 2001-04-02 | Duty cycle discriminating circuit having variable threshold point |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104572A JP2001291296A (ja) | 2000-04-06 | 2000-04-06 | デューティ判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291296A true JP2001291296A (ja) | 2001-10-19 |
Family
ID=18618089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104572A Pending JP2001291296A (ja) | 2000-04-06 | 2000-04-06 | デューティ判定回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6456134B2 (ja) |
| JP (1) | JP2001291296A (ja) |
| KR (1) | KR100374368B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037646A (ja) * | 2001-07-26 | 2003-02-07 | Fujikura Ltd | メディアコンバータの情報伝達方法 |
| JP2011059851A (ja) * | 2009-09-08 | 2011-03-24 | Renesas Electronics Corp | 半導体集積回路及び半導体集積回路の発振異常検出方法 |
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|---|---|---|---|---|
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| DE102004055299B4 (de) * | 2004-11-16 | 2009-08-27 | Texas Instruments Deutschland Gmbh | Elektronisches System mit einer Master-Einheit und einer Slave-Einheit |
| US7681290B2 (en) * | 2006-10-20 | 2010-03-23 | The Boeing Company | Piezoelectric bimorph beam manufacturing method |
| JP2009287977A (ja) * | 2008-05-27 | 2009-12-10 | Toppoly Optoelectronics Corp | 光強度検出装置、そのような装置を備えたディスプレイ装置、光強度検出方法、プログラム及びその記録媒体 |
| CN112234958B (zh) * | 2020-10-29 | 2023-06-23 | 杰华特微电子股份有限公司 | 一种脉冲信号的占空比检测方法及检测电路 |
| TWI757054B (zh) * | 2021-01-15 | 2022-03-01 | 瑞昱半導體股份有限公司 | 接收器及相關的訊號處理方法 |
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|---|---|---|---|---|
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| JPS6484475A (en) | 1987-09-25 | 1989-03-29 | Nec Corp | Duty ratio discriminating device |
| JPH0222567A (ja) | 1988-07-11 | 1990-01-25 | Sharp Corp | デューティ検出回路 |
| JPH02194722A (ja) * | 1989-01-23 | 1990-08-01 | Fujitsu Ltd | デューティ比検出回路 |
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-
2000
- 2000-04-06 JP JP2000104572A patent/JP2001291296A/ja active Pending
-
2001
- 2001-03-31 KR KR10-2001-0017102A patent/KR100374368B1/ko not_active IP Right Cessation
- 2001-04-02 US US09/822,419 patent/US6456134B2/en not_active Expired - Fee Related
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| JP2003037646A (ja) * | 2001-07-26 | 2003-02-07 | Fujikura Ltd | メディアコンバータの情報伝達方法 |
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Also Published As
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|---|---|
| KR20010095202A (ko) | 2001-11-03 |
| US20010028259A1 (en) | 2001-10-11 |
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| US6456134B2 (en) | 2002-09-24 |
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