JPH05198098A

JPH05198098A - ディジタル式ピーク検知器及びピーク位置予測方法

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Publication number: JPH05198098A
Application number: JP4222905A
Authority: JP
Inventors: Mohit K Prasad; モヒット・キショア・プラサド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-10-15
Filing date: 1992-08-21
Publication date: 1993-08-06
Also published as: US5274569A

Abstract

(57)【要約】【目的】本発明は不用なノイズ成分を導入せず、信号
の左右非対称を修正し、ピークの位置を突き止める２点
感知の非差動のディジタル式ピーク検知器を提供する。【構成】２つの連続するサンプルの連続する２組のそ
れぞれが識別される。第１の組は、信号の立上がりエッ
ジのスレッショルド電圧ｖt の両側に降下するサンプル
を有する。第２の組は、信号の立下がりエッジのスレッ
ショルド電圧ｖt の両側に降下するサンプルを有する。
信号が、実質的にしきい値に等しい２組のサンプルのそ
れぞれのポイントｔ1及びｔ2は、補間によって見つけら
れる。左右対称の信号の２つのスレッショルド・ポイン
トは、そのピークから降下する等距離にあるので、ピー
クは、２つのスレッショルド・ポイントと等距離である
として簡単に位置を突き止められる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にピーク検知器の
分野に関し、特に補間によって２つのスレッショルド電
圧の交差ポイントを求め、これらからピークの位置を予
測するディジタル式ピーク検知器に関する。

【０００２】

【従来の技術】データ処理システムは、データ処理及び
アプリケーションの実行を要求された場合、記憶された
情報を基にして実行する。記憶されている情報には、例
えば、データをどのように扱うかをデータ処理システム
に対して指示する応用プログラム又はその情報がデータ
そのものである応用プログラムが含まれる。何れにして
も、非常に小さい応用例は別として、ほとんどの応用例
では、処理を実行する前に情報を記憶媒体からデータ処
理システムの内部メモリに取り込むことが、一般に必要
である。データ処理システムの必要性において、情報を
記録するのに多くの異なる形態の記憶媒体が存在する。

【０００３】これらの記憶媒体には３種類、すなわち、
磁気ディスク、光ディスク及び磁気テープがある。磁気
ディスク記憶媒体の一般の形態は、直接アクセス記憶装
置（ＤＡＳＤ）である。ＤＡＳＤは、記憶情報に対して
比較的に速いアクセスを提供する一方で、高記憶容量を
提供する。光ディスクは、ＤＡＳＤよりも、多量の情報
を記録できるが、そのアクセスは、長い時間を必要とす
る。磁気テープは、現在、最も多量の情報を記録できる
が、そのアクセスは、ＤＡＳＤ又は光ディスクよりも長
い時間が必要である。磁気テープの高記憶容量、遅いア
クセス速度、及び低コストの組合せは、情報のバックア
ップの目的に良く適している。

【０００４】使用される記憶媒体の種類に関わらず、記
憶情報はその記憶媒体から読出され、データ処理システ
ムが認識する形態に変換されなければならない。ＤＡＳ
Ｄ及び光記憶媒体の場合、情報は、所定の速度で回転す
る硬質のディスク上に記録され、一方、読取りヘッドが
記憶媒体の真上に位置し、記憶情報を構成するビットの
１及び０を認識して電気信号に変換する。磁気テープ
は、一般にリール又はカートリッジに格納され、テープ
は、所定の速度でテープ読取りヘッド上を横切って通過
させられ、一方、テープ読取りヘッドが、そのヘッドを
通るテープに記録された情報を検出する。非常に大きい
情報量の検索を記憶媒体に対し要求する場合、その情報
をアクセスする所要時間は、重要な要素である。アクセ
ス時間は、その記憶媒体が、読取りヘッドを通過する速
度に比例する。しかし、一般に、記憶媒体の速度を増や
すことは、結果として読取り誤差の増加となる。

【０００５】タイミングの失敗の結果、普遍の読取り誤
差の問題が起こる。記憶媒体から読出された情報の各ビ
ットは、指定されたタイム・ウィンドウの範囲内で生じ
なければならない。任意のビットに対して記憶媒体の位
置が、予想されたタイム・ウィンドウの範囲外であれ
ば、データ処理システムは誤りの情報を受ける。それ
故、記憶媒体がデータ・クロックに同期させられること
が不可欠である。同期は、記憶媒体から読出された情報
のビットとデータ・クロックとの間の位相誤差を予測す
ることによって、データ・クロックをしばしば調節させ
る。位相誤差推定が、データ・クロックを調節するため
に使用される。

【０００６】タイミングの問題は、記憶媒体から回復さ
せられたデータは、２進数の１及び０にさらに区分する
処理を必要とするアナログ信号であるので、さらに深刻
である。例えば、正、或いは負のパルス（予め設定され
たスレッショルド電圧を越える）は、２進数の１を表
し、及びパルスが無い（スレッショルド電圧を下回る）
場合は、２進の０を表す。好都合なことに、パルスのピ
ークが、タイミング情報を回復させるために使用できる
ことである。記憶媒体から回復した各２進数の１は、位
相誤差を訂正する機会を提供する。連続時間信号（アナ
ログ信号）のピークの位置は、信号の導関数のゼロ・ク
ロッシング・ポイントである。

【０００７】信号の導関数は、比較器に入力され、そし
て大地信号（ゼロ電位）と比較される。従って、信号の
導関数がゼロの場合、比較器はそのことを示す。しか
し、導関数を得る場合、結果としてクロック・ジッタと
なる誤差を引き起こす少くとも２つの問題がある。第１
に、導関数の取得は、特に低信号レベルで顕著である余
計なノイズを導く。第２に、信号がゼロ電位に接近する
場合、そのノイズが、多くのゼロ・クロッシングを引き
起こす。

【０００８】Garrett に付与された米国特許第３７２７
０７９号は、微分によって、導入されたノイズを減らす
回路を記載する。Garrett は、微分された信号が、結果
としてノイズによる多くの誤差ゼロ・クロッシングとな
ることを確認した。Garrettが述べるのは、ゼロ・クロ
ッシングを識別するための差動比較器であり、及び連続
するゼロ・クロッシングを無視する一方、単一のゼロ・
クロッシングを選択するための連結されたラッチ回路で
ある。Cloke に付与された米国特許第４６９７０９８号
は、また、誤差を減らす検知回路を記載する。Cloke の
教示は、信号を得るために２つのスレッショルド比較器
を用いる（第１の比較器が遅延信号を受信し、第２の比
較器が微分された信号を受信する）。微分された信号
は、また、ゼロ・クロッシング検知器に入力される。妥
当性検査ロジックは、２つの比較器及びゼロ・クロッシ
ング検知器から正しいゼロ・クロッシング信号を求め
る。上述の方法の明らかな欠点は、複雑性が増すこと
と、及びそのために高コストになることである。

【０００９】システムのコストと信頼性は、従来のアナ
ログ回路をディジタル・システムで実現することによっ
て改善できる。ディジタル・システムは、ＬＳＩ（大規
模集積化）又はＶＬＳＩ（超ＬＳＩ）回路で作ることが
できる。離散時間、すなわち、ディジタル・システムで
は、連続時間信号は、連続するディジタル・サンプルに
よって表される。各ディジタル・サンプルは、例えば、
４ビットの予め設定されたビット数から成り、ここにお
いてビットは、各サンプルが抽出される瞬間における連
続時間信号の大きさの２進数で表される。ディジタル・
サンプルが、ピークの位置で発生するとは限らないの
で、ピークの位置は、そのピークの前後で得るディジタ
ル・サンプルから予測しなければならない。一般のピー
クの位置を予測する方法は、２つの連続するサンプルの
差のゼロ・クロッシング・ポイントを求める。しかし、
この差を求める演算は、ノイズを誘発し、ピークの非対
称の修正を妨害する。また、鋭角でないピークは、その
位置を突き止めるのが難しい。

【００１０】

【発明が解決しようとする技術課題】従って、必要とさ
れるのは、信号が非対称、或いはピークが比較的に平坦
であってもノイズを誘発しない、ピークの位置を正確に
予測できるディジタル式ピーク検知器である。

【００１１】本発明の目的は、改善されたディジタル式
ピーク検知器を提供することにある。

【００１２】本発明の目的は、微分を用いずにピークの
位置を予測するディジタル式ピーク検知器を提供するこ
とにある。

【００１３】本発明の目的は、信号の非対称を修正する
一方で、ノイズ成分を誘発しないピークの位置を予測す
るディジタル式ピーク検知器を提供することにある。

【００１４】本発明の目的は、ピークの両側のサンプル
を識別し、信号が予め設定されたスレッショルド電圧に
等しいポイントを突き止めるために補間して、それらの
中間のピークの位置を突き止めることによって信号のピ
ークの位置を突き止めるディジタル式ピーク検知器を提
供することにある。

【００１５】

【課題を解決するための手段】本発明のこれらの目的
は、得られたサンプルに基づくパルス信号の中央点を求
める２点感知ディジタル式ピーク検知器によって達成さ
れる。２点感知ディジタル式検知器は、２つの連続する
事象を識別するために第１及び第２の比較回路を有す
る。第１の事象は、２つの連続するサンプルを有する。
第１の連続するサンプルは、しきい値より小さい絶対値
を有し、第２の連続するサンプルは、しきい値より大き
い絶対値を有する。第２の事象も又、２つの連続するサ
ンプルを有する。第１の連続するサンプルは、しきい値
より大きい絶対値を有し、第２の連続するサンプルは、
しきい値より小さい絶対値を有する。しきい値より大き
い絶対値を有する第１の事象のサンプルは、しきい値よ
り大きい絶対値を有する第２の事象のサンプルと同じサ
ンプルである。このことは、第１及び第２の事象が検知
されるには、少なくとも３つのサンプルが必要であるこ
とを意味する。

【００１６】第１及び第２の比較回路に結合された補間
回路は、信号パルスがしきい値と実質的に等しい、第１
の事象の２つのサンプル間に位置する第１のポイントを
補間によって求める。補間回路は、また、信号が再びし
きい値と実質的に等しい第２の事象の２つのサンプル間
に位置する第２のポイントを補間によって求める。信号
が、しきい値と等しい第１及び第２のポイントが求めら
れると、それらの間で等距離であるポイントを見つける
ことによってピークが予測できる。

【００１７】ディジタル式ピーク検知器は、信号の導関
数に依存せず（又は連続するサンプル間の差）、及びそ
の処理によってノイズを導かない。比較的、平坦なピー
クであっても問題を生じさせない。これはスレッショル
ド・ポイントが一旦見つかると、理想とするピークが２
つのサンプル間の中央に位置するからである。さらに、
非対称の信号誤差は、適切にスレッショルドを選ぶこと
によって最小にできる。正確な予測はパルスが左右対称
の際、作られる。

【００１８】

【実施例】図１は、２進数の１を表す連続時間信号のパ
ルス、ｕ（ｔ）を示す。２進数の１が表されるかどうか
のテストは、単にそのパルスが予め設定されたスレッシ
ョルド電圧ｖ_t を越えるかどうかである。重要なことに
タイミング情報が、パルスと関わっているので、パルス
は正しくシステム・クロックと一致させなければならな
い。特に、パルスのピークは、クロックに合わせて発生
させなければならない。ピークが、クロックの前後に離
れて発生する場合、パルスは他のデータのビットを誤っ
て取得し、誤差が引き続き生じる。パルスは、次式によ
って左右対称の信号のために定義される時間ｔ_c で起こ
る。

【００１９】ｔ_C＝０．５・（ｔ₁＋ｔ₂）［１］

【００２０】ｕ（ｔ）のピークの位置は、非対称のため
に、必ずしも正確にｔ_c とは一致しない。しかし、非対
称はチャネルの歪みによって生じるので、ｔ_c は、ピー
クが歪みがない場合に発生する位置の近くに存在する。
アナログ・システムでは、ｔ_c は、連続時間信号の導関
数を得ることによって見つけられる。連続時間信号のデ
ィジタル・サンプルの取得及びサンプルをディジタル的
に処理することは、しばしば利点をもたらす。信号のデ
ィジタル処理は、より正確で且つ信号成分の変動とは無
関係である。

【００２１】図２は、連続時間信号ｕ（ｔ）から取り出
された複数のディジタル・サンプルｕ［ｎ］を示す。こ
こにおいてｎは、ｎ回のディジタル化された読出しパル
スの整数を表し、そしてＴ_s は、サンプリング周期であ
る。各ディジタル・サンプルは、複数のビット、すなわ
ち８ビットによって表され、ビット数がサンプルの分解
能を決める。一般に、サンプルは、ｔ₁又はｔ₂、すなわ
ち、ｕ（ｔ）がｖ_t に等しい場合には生じない。従っ
て、ｔ₁及びｔ₂は、ｖ_t の前後のディジタル・サンプル
から計算されなければならない。好ましい実施例では、
ｔ₁及びｔ₂は、線形補間によって得られる。

【００２２】ｔ₁＝（ｎ₀＋ｒ）Ｔ_S ［２ａ］

【００２３】ｔ₂＝（ｎ₀＋ｋ−１＋ｓ）Ｔ_S ［２ｂ］

【００２４】ここにおいてｎ₀は、そのパルスの立上が
りエッジのｖ_tの直前のディジタル・サンプルのインデ
ックスである。ｋは、ｎ₀以降とｕ［ｎ］が再びｖ_tを下
回るまでの取得したディジタル・サンプル数を表す整数
である。そしてｒ及びｓは、小数値である。

【００２５】線形補間を使用することによって、ｒ及び
ｓの値を求めることが可能となる。

【００２６】ｒ＝（ｖ_t−ｕ［ｎ₀］）／（ｕ［ｎ₀＋
１］−ｕ［ｎ₀］）［３ａ］

【００２７】ｓ＝（ｖ_t−ｕ［ｎ₀＋ｋ−１］）／（ｕ
［ｎ₀＋ｋ］−ｕ［ｎ₀＋ｋ−１］）［３ｂ］

【００２８】ｔ_Cがｔ₁及びｔ₂ の間の等距離に位置する
と仮定する。この仮定は、次の場合に有効である。パル
スが、左右対称であるか、又はパルスの非対称が、多く
の場合に光学装置、ＤＡＳＤ及びテープによる歪みによ
って生じ、スレッショルド電圧、ｖ_tが、非対称の影響
を最小にするために選ばれた場合である。ｔ_cがｔ₁ 及
びｔ₂の間の等距離に位置すると仮定して、ｔ_Cは、数式
［１］、数式［２ａ］、数式［２ｂ］及び数式［３
ａ］、数式［３ｂ］から計算できる。

【００２９】ｔ_C＝（ｎ₀＋（ｋ−１）／２＋（ｒ＋ｓ）
／２）・Ｔ_S ［４ａ］

【００３０】数式［４ａ］は、ｎ₀ を０に等しくするこ
とによって特性の損失なしで概略化できる。

【００３１】ｔ_C＝（ｋ−１＋ｒ＋ｓ）／２［４ｂ］

【００３２】数式［４ｂ］におけるｒ及びｓは、実際の
ディジタル・システムが、クロック周期Ｔ_S の小数を表
す離散値として実行しなければならない連続変数であ
る。このような小数値は、ゲート遅延Ｔ_G によって次の
ように都合よく表される。

【００３３】Ｔ_S＝Ｍ・Ｔ_G ［５］

【００３４】ここにおいてＭは、正の整数である。小数
値ｒ／２及びｓ／２は、次に、負でない整数のＰ_r及び
Ｐ_sにそれぞれ置換される。ここにおいて、

【００３５】Ｐ_r＝［ｒ・Ｍ／２］［６ａ］

【００３６】Ｐ_S＝［ｓ・Ｍ／２］［６ｂ］

【００３７】ここにおいて、［.］内は、引数の整数部
を示す。ピークの位置、ｔ_cは、ここで次のように定義
される。

【００３８】ｔ_C＝［（ｋ−１＋ｒ＋ｓ）／２］・Ｔ_S＋
Ｐ_r・Ｔ_G＋Ｐ_S・Ｔ_G ［７］

【００３９】ここで図３を参照するに、２点感知ピーク
検知器１が示されており、その構成は、事象検知器２、
ピーク予測器３、一定遅延器４、整数遅延器５及び小数
遅延器６である。事象検知器２は、例えば、記憶媒体か
ら読出されたデータ信号のようなデータ信号のディジタ
ル化したサンプル・データを受信する。事象検知器２
は、いつ、第１の及び第２の事象を発生させるかを決め
る。第１の事象、Ｘ₁ は、２つの連続するサンプルがそ
れぞれ、スレッショルド電圧ｖ_t よりも小さいか、及び
それ以上の場合に発生する。同様に、第２の事象Ｘ₂
は、２つの他の連続するサンプルがそれぞれ、スレッシ
ョルド電圧ｖ_t 以上か、及びそれよりも小さい場合に発
生する。事象Ｘ₁ は、一定遅延器４に入力する。一定遅
延器４は、予め設定された長さの遅延を提供し、その遅
延は事象Ｘ₁ によってトリガされる。この遅延は、ピー
ク予測器３によって予測されるピークに対して十分な時
間を与える。

【００４０】ピーク予測器３は、ディジタル化されたサ
ンプル・データと事象信号Ｘ₁ 及びＸ₂ を受信する。ピ
ーク予測器３は、連続するサンプルに対して、いつ、パ
ルスが識別されたか、ピークがどこに位置するかを求め
る。ピーク位置は、整数及び小数要素を有するＸ₁から
適切な遅延を求めることによってピークが位置するＸ₁
に対して基準付けられる。整数要素、ＩＣは、計算され
た整数要素に実質的に等しい遅延を供給する整数遅延器
５に入力される。小数要素、ＦＣは、計算された小数要
素と実質的に等しい遅延値を供給する小数遅延器６に入
力される。一定遅延器４は、接続されている整数遅延器
５に対して予め設定された一定遅延値ＦＤを出力する。
整数遅延器５は、接続されている小数遅延器６の入力に
出力する。その整数値及び小数遅延値は、一定遅延値Ｆ
Ｄに加えられ、小数遅延器６の出力は、ピーク時間に一
定遅延値を加算した時間に生じるデータ・パルスとな
る。

【００４１】図４は、事象検知器２、ピーク予測器３及
び一定遅延器４の概略図である。事象検知器２は、２つ
の連続するサンプル・データの大きさを同時にｖ_t と比
較するために比較器１１、比較器１２及びレジスタ１３
を有する。２つの連続するサンプルが、事象Ｘ₁ を生じ
させるのに必要な要求事項に合致するならば、論理ゲー
ト１４及び１５は、信号Ｘ^₁を"高"にする。同様に、他
の２つの連続するサンプルが、事象Ｘ₂ が生じるのに必
要な要求事項に合致するならば、論理ゲート１６及び１
７は、信号Ｘ^₂を"高"にする。比較器１１及び１２のそ
れぞれは、Ａ入力に印加されるｖ_t を有し、及び比較器
１１は、Ｂ入力に印加されたサンプル・データを有す
る。レジスタ１３は、また、入力に印加されたサンプル
・データを有し、そして比較器１２のＢ入力に接続され
る出力を有する。クロック信号は、また、サンプル・デ
ータが各クロック・サイクルでロードできるようにレジ
スタ１３に接続されている。比較器１１及び１２のそれ
ぞれは、クロック信号に接続されて同期して動作する。
従って、比較器１１が、現在のサンプル・データ、例え
ば、ｕ［ｎ₀ ＋１］を比較する一方で、比較器１２は、
前のサンプル・データ、例えば、ｕ［ｎ₀ ］を比較す
る。本発明の実施例では、各サンプル・データは、８つ
のデータ・ビットｍで構成する。従って、レジスタ１３
は、８つの記憶素子を有し、比較器１１及び１２のそれ
ぞれの入力Ａ及びＢは、８ビットの幅を有する。

【００４２】比較器１１は、ＯＲゲート１４の入力に接
続されているＡ＜Ｂ出力とＡ＝Ｂ出力を有し、及び比較
器１２は、ＯＲゲート１６の入力に接続されているＡ＜
Ｂ出力とＡ＝Ｂ出力を有する。各ＯＲゲート１４及び１
６の出力は、各ＡＮＤゲート１５及び１７の入力にそれ
ぞれ接続されている。また、各比較器１１及び１２のＡ
＞Ｂ出力は、各ＡＮＤゲート１７及び１５のそれぞれの
もう１つの入力に接続されている。ＡＮＤゲート１５
は、出力でＸ^₁の信号を供給し、そしてＡＮＤゲート１
７は、出力でＸ^₂の信号を供給する。ＡＮＤゲート１５
及び１７の出力は、レジスタ１８及び１９の入力にそれ
ぞれ接続されている。レジスタ１８及び１９は、単一の
ビットのレジスタで、ＲＳ１信号に接続されている／Ｒ
Ｓ１入力（能動"低"リセット）を有し、そしてクロック
信号に接続されているクロック入力を有する。事象信号
Ｘ₁及びＸ₂は、それぞれレジスタ１８及び１９の出力で
使用可能にされる。

【００４３】以下の例は、事象Ｘ₁及びＸ₂がどのように
検知されるかを説明する。再びここで図２を参照する
に、時間ｎ₀においてサンプル・データｕ［ｎ₀］は、比
較器１１で使用可能で、及びサンプル・データｕ［ｎ₀
−１］は、既にレジスタ１３にロードされている。比較
器１１及び１２によって比較が行われ、比較器１１及び
１２の両方の結果のＡ＜Ｂ及びＡ＝Ｂ出力は、"低"とな
る。これは、ｕ［ｎ₀ −１］及びｕ［ｎ₀］の両方の大
きさは、ｖ_tの大きさよりも小さいからである。ＯＲゲ
ート１４及び１６の出力も又、"低"となり、これによっ
てＡＮＤゲート１５及び１７がそれぞれ使用禁止にな
る。それ故、事象Ｘ₁又はＸ₂は、検知されない。時間ｎ
₀＋１で、サンプル・データｕ［ｎ₀］は、レジスタ１３
に格納され、及び比較器１２のＢ入力で使用可能とさ
れ、サンプル・データｕ［ｎ₀ ＋１］は、比較器１１の
Ｂ入力で使用可能にされる。今度は、比較器１１のＡ＜
Ｂ出力は、"高"となり、一方、比較器１２のＡ＜Ｂ及び
Ａ＝Ｂ出力は、"低"のままである（ｖ_tは、ｕ［ｎ₀］よ
りも大きく、及びＡ＞Ｂ出力は"高"である）。ＯＲゲー
ト１４の出力は、"高"であり、ＡＮＤゲート１５の出力
Ｘ^₁を"高"にさせる。Ｘ^₁は、レジスタ１８にロードさ
れ、及びＸ₁は、１クロック・サイクル後、事象Ｘ₁が生
じたことを確認してから使用可能となる。

【００４４】事象Ｘ₂の検知も同様で、サンプル・デー
タｕ［ｎ₀＋ｋ］が比較器１１で使用可能とされ、及び
サンプル・データｕ［ｎ₀＋ｋ−１］は、時間ｎ₀＋ｋで
比較器１２で使用可能となる。今度は、比較器１１のＡ
＞Ｂ出力が、"高"（ｖ_t は、ｕ［ｎ₀＋ｋ］より大き
い）となり、そして比較器１２のＡ＜Ｂ出力は、"高"
（ｖ_tは、ｕ［ｎ₀ ＋ｋ−１］より小さい）となる。Ｏ
Ｒゲート１６の出力は、"高"となり、そしてＡＮＤゲー
ト１７の出力Ｘ^₂は、また、"高"となる。Ｘ^₂は、レジ
スタ１９にロードされ、そしてＸ₂は、１クロック・サ
イクル後に事象Ｘ₂の発生の確認をしてから使用可能と
なる。

【００４５】一定遅延器４は、レジスタ２１、２２、２
３及び２４で構成し、各レジスタは、クロック信号に接
続されているクロック入力を有する。レジスタ２１は、
レジスタ１８（Ｘ₁）の出力に接続されている入力を有
し、及びレジスタ２１、２２、２３及び２４は、直列に
接続されている。好ましい実施例では、一定遅延器は、
１５クロック・サイクルなので、レジスタ２３と２４の
間に１１個のレジスタが追加できる。事象Ｘ₁が検知さ
れると、"１" がレジスタ２１、２２、２３及び２４を
通して伝播され、１５クロック・サイクル後、レジスタ
２４の出力におけるＦＤ信号が、"高"となる。Ｘ₁ は、
従って、追加の計算された遅延が、ピークの位置を突き
止めるために加えられる基準である。

【００４６】ピーク予測器３は、それぞれ３クロック・
サイクル及び２クロック・サイクル遅れた連続するサン
プル・データをレジスタ２７と２８、及び２９と３１そ
れぞれから得る。レジスタ２７は、レジスタ１３の出力
に接続されている入力を有し、及びレジスタ２９は、直
接にサンプル・データを受けるために接続された入力を
有する。レジスタ２８は、レジスタ２７の出力に接続す
る入力を有し、及びレジスタ３１は、レジスタ２９の出
力に接続する入力を有する。レジスタ２７、２８、２９
及び３１の各々は、それぞれがクロック信号に接続され
ているｍ個の記憶素子を有する。レジスタ３１の出力に
現れる抽出されたデータは、２クロック・サイクルだけ
遅れ、及びレジスタ２８の出力に現れるデータは、３ク
ロック・サイクルだけ遅れている。レジスタ２８の出力
は、加算器３２及び３３の負の入力に接続されている。
スレッショルド電圧ｖ_t は、加算機３２の正の入力に印
加され、そしてレジスタ３１の出力は、加算機３３の正
の入力に接続されている。各加算機３２及び３３は、ク
ロック信号に接続されている。

【００４７】加算器３３は、連続したサンプル・データ
間の差を求める。同時に、加算器３２は、各サンプル・
データとｖ_t 間の差を求める。加算器３２の出力は、除
算器３４のＡ入力に入力される。同様に、加算器３３の
出力は、除算器３４のＢ入力に入力される。クロック信
号に接続されている除算器３４は、各クロック・サイク
ル上でＡ入力をＢ入力で割る。ｎビットから成る除算器
３４の出力は、レジスタ３５及び３６の入力に接続され
ている。レジスタ３５の負荷入力／ＬＤは、レジスタ２
２の出力に接続されている。そのため、事象Ｘ₁ が生じ
た後に、レジスタ３５は、除算器３４による除算結果を
ロードする（事象Ｘ₁ の除算は、２クロック・サイクル
後に行われるので、レジスタ３５のロードは、２クロッ
ク・サイクル遅れることになる）。設計によって、加算
器３２及び３３の出力は、常に同符号であり且つ０には
ならない。従って、事象Ｘ₁、又はＸ₂が検知される場
合、ゼロによる除算又は異なる符号の２つの引数での除
算に関わる問題は決して起こらない。さらに、除算器３
４の出力は、常に正である。２つのレジスタ２５及び２
６は、事象Ｘ₂ の信号を受信するためにレジスタ１９の
出力に直列に接続される。レジスタ２６の出力は、レジ
スタ３６の負荷入力／ＬＤに接続される。それ故、レジ
スタ３６は、事象Ｘ₂ が検知された後だけ、除算器３４
によって実行された除算の結果を格納する。レジスタ３
５及び３６のそれぞれは、各々がクロック信号に接続さ
れたｎ個の記憶素子で構成する。

【００４８】上記の例を続けると、事象Ｘ₁が検知され
た後、サンプル・データｕ［ｎ₀］は、加算器３２及び
３３の負の入力で使用可能にされる。また、サンプル・
データｕ［ｎ₀ ＋１］は、加算器３３の正の入力で使用
可能にされる。このように加算器３２は、ｖ_t−ｕ
［ｎ₀］を計算し、そして加算器３３は、ｕ［ｎ₀ ＋
１］−ｕ［ｎ₀］を計算する。次のクロック・サイクル
で除算器３４は、Ａ入力をＢ入力によって除算、すなわ
ち、式［３ａ］のｒ＝（ｖ_t−ｕ［ｎ₀］）／（ｕ［ｎ₀
＋１］−ｕ［ｎ₀］）を計算する。１クロック・サイク
ル後、結果のｒは、レジスタ３５にロードされる。好ま
しい実施例では、ｒは、４ビットのｎによって表され
る。しかしながら当業者は、ビット数ｎが要求された正
確度に基づいて変えられることがわかる。

【００４９】ｓを求めることは、ｒを求めるのと同一方
法である。事象Ｘ₂ が検知された後、サンプル・データ
ｕ［ｎ₀ ＋ｋ−１］は、加算器３２及び３３の負の入力
で使用可能にされる。また、サンプル・データｕ［ｎ₀
＋ｋ］は、加算器３３の正の入力で使用可能にされる。
このように加算器３２は、ｖ_t−ｕ［ｎ₀＋ｋ−１］を計
算し、そして加算器３３は、ｕ［ｎ₀＋ｋ］−ｕ［ｎ₀＋
ｋ−１］を計算する。次のクロック・サイクルで除算器
３４は、Ａ入力をＢ入力で除算、すなわち、式［３ｂ］
のｓ＝（ｖ_t−ｕ［ｎ₀＋ｋ−１］）／（ｕ［ｎ₀＋ｋ］
−ｕ［ｎ₀＋ｋ−１］）を計算する。１クロック・サイ
クル後、結果のｓは、レジスタ３６にロードされる。

【００５０】ｎビットを有するレジスタ３５の出力は、
加算器３７の入力に接続されている。ｎビットを有する
レジスタ３６の出力も又、加算器３７のもう１つの入力
に接続されている。クロック信号が、加算器３７に接続
され、そして論理"１"は、入力Ｃ_INの桁上げに接続され
ている。加算器３５及び３６のそれぞれの出力ｒ及びｓ
は、加算器３７に加えられる。カウンタ３８は、Ｘ"
₁が、１クロック・サイクルだけ遅れたＸ^₁に等しいイ
ネーブル入力ＥＮに接続されている信号Ｘ"₁を有する。
信号Ｘ"₁及びＸ"₂は、Ｘ₁及びＸ₂とはそれぞれ異なる。
それはＸ^₁が"低"の間、Ｘ^₂が"高"になるまでＸ"₁及び
Ｘ"₂は、"高"のままである。もう１つの信号Ｘ"₂は、カ
ウンタ３８の保持入力ＨＬＤに接続されている。ここに
おいて、Ｘ"₂は、１クロック・サイクルだけ遅れたＸ^₂
に等しい。カウンタ３８は、クロック信号に接続された
クロック入力を有し、そしてリセット信号に接続された
もう１つの入力／ＲＳＴを有する。カウンタ３８は、事
象Ｘ₁と事象Ｘ₂又はｋ−１との間で得られたサンプル・
データの数を数える。

【００５１】ｎビットを有するカウンタ３８の出力は、
加算器３９の入力に接続されている。加算器３９の第２
の入力は、サンプル・データ計数がサンプル・データを
加えることによって変わらないように論理"００００"に
接続されている。加算器３７の桁上げ出力Ｃ_OUTは、加
算器３９のＣ_IN 入力に接続されている。加算器３７の
出力の３つの最上位のビット（ＭＳＢ）及び加算器３９
の出力の最下位のビット（ＬＳＢ）は、レジスタ４１の
入力に接続されている。レジスタ４１の出力は、小数遅
延器６に信号ＦＣを供給する。加算器３９の出力の３つ
のＭＳＢ、及び加算器３９のＣ_OUT は、レジスタ４２の
入力に接続されている。レジスタ４２の出力ＩＣは、整
数遅延器５に接続されている。カウンタ３７と３９及び
レジスタ４１と４２は、両方ともクロック信号に接続さ
れている。各レジスタ４１と４２は、ＲＳ２信号に接続
されている／ＬＤ入力を有する。

【００５２】右への桁送りオペレーションは、カウンタ
３７の３つのＭＳＢ及びカウンタ３９のＬＳＢをレジス
タ４１に接続することによって効果的に実行される。右
へのシフトの結果は、加算器３７及び３９の結果を２で
割ることである。従ってレジスタ４１への入力は、（ｋ
−１＋ｒ＋ｓ）／２の小数部である。すなわち、小数遅
延は、数式［４ｂ］から求められる。同様に、加算器３
９の３つのＭＳＢ及びＣ_OUTのレジスタ４２への接続
は、（ｋ−１＋ｒ＋ｓ）／２の整数部を供給する。すな
わち、整数遅延は、数式［４ｂ］から求められる。数式
［４ｂ］は、レジスタ４１及び４２にそれぞれ分けられ
て入力された小数部及び整数部でピーク予測器３によっ
て効果的に計算される。小数及び整数の遅延は、それぞ
れ小数遅延器６及び整数遅延器５によって電気的に実現
される。

【００５３】図４で示される複数のレジスタのリセット
は、特定のリセット回路によって実行される。ＮＡＮＤ
ゲート４３は、その入力に／Ｘ^₁信号及びＸ^₂信号を有
し、その出力でＲＳ１信号を供給する。ＮＡＮＤゲート
４４は、その入力にＸ"₁及びＸ"₂信号を有し、そしてそ
の出力でＲＳ２信号を供給する。ＡＮＤゲート４５は、
２つの入力に接続されているＲＳ１及びＲＳ２信号を有
し及びもう１つの入力に接続されているハード・リセッ
ト信号をさらに有する。リセット信号は、ＡＮＤゲート
４５の出力で供給される。

【００５４】ここで図５を参照するに、整数遅延器５及
び小数遅延器６が、より詳細に示されている。整数遅延
器５は、各々がクロック信号に接続され、それぞれ直列
に接続されている複数のレジスタ５１、５２、５３及び
５４を有する。各レジスタ５１、５２、５３及び５４
は、１つの遅延値を提供する（サンプル・データは、各
クロック・サイクル毎に得られ、及び各レジスタは、各
クロック・サイクル毎にクロックされる）。マルチプレ
クサ５５は、また、図４の１６の多重入力を有し、第１
の入力はＦＤ信号に接続され、残りの入力はそれぞれレ
ジスタ５１、５２、５３及び５４の出力に接続される。
好ましい実施例では、１５個のレジスタが備えられ、こ
のうち整数遅延器用に使用されるレジスタの数は、４ビ
ットから成るＩＣ信号によって求められる。ＩＣ信号
は、マルチプレクサ５５の選択入力ＳＥＬに接続されて
いる。クロック信号は、また、マルチプレクサ５５にも
接続されている。

【００５５】ＦＤ信号は、また、レジスタ５１の入力に
接続されている。そのため事象Ｘ₁の信号が、一定遅延
器４を通して伝播後、ＦＤが、ＩＣによるクロック信号
の追加の数だけ遅れる（追加の遅延が加わらない場合、
ＩＣはゼロに等しい）。マルチプレクサ５５の出力は、
マルチプレクサ６１の第１の入力に接続され、さらにバ
ッファ５６の入力に接続されている。追加のバッファ５
７、５８及び５９は、各々がマルチプレクサ６１の入力
に接続されているそれぞれの出力と直列に接続されてい
る。各バッファ５６、５７、５８及び５９は、数式
［５］、［６ａ］及び［６ｂ］で示されるように単一の
整数遅延部の小数を供給する。ＦＣ信号は、マルチプレ
クサ６１の選択入力ＳＥＬに接続されている。好ましい
実施例では、ＯＰ１信号は、小数遅延部を作成するため
に用意されている選択無しか又は図３、図４の１〜１５
のバッファを選択するための４ビットである。マルチプ
レクサ５５がクロックされて同期させられるのに対し
て、マルチプレクサ５６は、クロックされないので非同
期である。

【００５６】マルチプレクサ６１の出力は、一定遅延値
と整数遅延部と小数遅延部を加えた遅延値を表すデータ
・パルスを供給する。このようにピークは、整数遅延部
及び小数遅延部を事象Ｘ₁ に加えることによって位置が
突き止められる。一定遅延値は、遅延の整数部及び小数
部の計算を実行するために導入された。全てのピークの
位置は一定遅延値に等しい定数だけシフトされるので、
そのピークの相対位置は、不変のままである。それ故、
一定遅延値の追加は、ピークの位置に影響を及ぼさな
い。このようにピークの位置は、パルスの導関数を必要
とせずに及び余計なノイズ誤差を導かないで求めること
ができる。

【００５７】小さい誤差が、小数遅延部を発生させるバ
ッファの限られた個数から生じる可能性がある。この誤
差は、バッファの適切な個数を選ぶことによって最小に
できる（選ばれるバッファの個数は、当然、小数遅延部
を決めるのに用いられるビット数ｎによって制限され
る）。マルチプレクサ６１は、また、非常に小さい誤差
を導くことになる。これは、異なる遅延を有するマルチ
プレクサ６１内での異なるデータ経路による。このよう
な差は、最も集積された回路では小さく、通常無視でき
る。

【００５８】本発明は、例として正のパルスを使用して
説明されたが、当業者は本発明の応用は同様に負のパル
スを使用しても実行できることがわかる。本発明は、デ
ータの転送機能以外にもさらに適用できる。例えば、本
発明は画像処理に適用でき、グレー・レベルの情報が信
号エッジで運ばれ、及びそのエッジの位置をその導関数
のピークの位置から求むことができる。

【００５９】

【発明の効果】本発明のディジタル式ピーク検知によれ
ば、信号が非対称、或いはピークが比較的に平坦であっ
てもノイズを導かずに、ピークの位置を正確に予測し、
検知することができる。

【図面の簡単な説明】

【図１】本発明はパルスがスレッショルドをクロスす
る、ピークを有するアナログ信号を示す図である。

【図２】本発明は図１のアナログ信号のパルスから得た
複数のディジタル・サンプルを示す信号の図である。

【図３】本発明はディジタル式ピーク検知器のブロック
図である。

【図４】本発明は図３で示されるブロック２、３及び４
の概略図である。

【図５】本発明は図３で示されるブロック５及び６の概
略図である。

Claims

【特許請求の範囲】

【請求項１】信号パルスから得たサンプルに基づく信号
パルスの中央点を求めるための２点感知のディジタル式
ピーク検知器であって、第１のサンプルが、しきい値より小さい絶対値を有し、
第２のサンプルが、しきい値より大きい絶対値を有す
る、２つの連続するサンプルを有する第１の事象を識別
するため、並びに他の第１のサンプルが、しきい値より
大きい絶対値を有し、他の第２のサンプルが、しきい値
より小さい絶対値を有する、他の２つの連続するサンプ
ルを有する第２の事象を識別するための第１の手段と、信号の大きさが、実質的にしきい値に等しい２つのサン
プル間に位置する第１のポイントを求めるため、並びに
他の信号の大きさが、実質的にしきい値に等しい他の２
つのサンプル間に位置する第２のポイントを求めるため
の第２の手段と、第１及び第２のポイントに関して信号のピークの位置を
求めるために第１及び第２の手段に結合された第３の手
段とを有するディジタル式ピーク検知器。
【請求項２】第１及び第２のポイントが、２つのサンプ
ル間及び他の２つのサンプル間にそれぞれ補間すること
によって求められることを特徴とする請求項１記載のデ
ィジタル式ピーク検知器。
【請求項３】第３の手段が第１及び第２のポイント間の
等距離であるピークの位置を求めることを特徴とする請
求項２記載のディジタル式ピーク検知器。
【請求項４】第３の手段が、２つのサンプルの第１のサ
ンプルからピークの位置までの時間と実質的に等しい遅
延を計算することを特徴とする請求項３記載のディジタ
ル式ピーク検知器。
【請求項５】各々が予め設定されたビット数によって表
され、予め設定された期間で作られるディジタル・サン
プルの連続する信号の一部分であるパルスのピークの位
置を予測する方法であって、上記しきい値より小さい値の第１のサンプルとしきい値
より大きい値の第２のサンプルとで構成する第１の連続
するサンプルを有する第１の事象を識別するステップ
と、上記しきい値より大きい値の第３のサンプルとしきい値
より小さい値の第４のサンプルとで構成する第２の連続
するサンプルを有する第２の事象を識別するステップ
と、連続する信号がしきい値に実質的に等しく、且つ第１の
サンプルに関連し、ピークに到達する前の時間である第
１のタイム・ポイントｒを求めるステップと、連続する信号がしきい値に実質的に等しく、且つ第３の
サンプルに関連し、ピークの後の時間である第２のタイ
ム・ポイントｓを求めるステップと、該ポイントｒ及びｓに対して等距離であるタイム・ポイ
ントｃを求めるステップと、ピークの位置を予測するために時間ｃを第１のサンプル
の時間に加えるステップとを有する、パルスのピークの
位置を予測する方法。
【請求項６】記憶媒体から読出された連続する信号のデ
ィジタル・サンプルを処理し、ディジタル・サンプルの
連続する信号のピークの位置を突き止めるディジタル式
ピーク検知器であって、第１のディジタル・サンプルの値が第１のしきい値より
小さく、且つ第２のディジタル・サンプルの値が第１の
しきい値より大きい場合に、第１のフラグをセットし、
第３のディジタル・サンプルの値が、第２のしきい値よ
り大きく、且つ第４のディジタル・サンプルの値が第２
のしきい値より小さい場合に第２のフラグをセットする
ために、ディジタル・サンプルを受信するよう結合され
た比較手段と、連続する信号の値が、第１のフラグに関連して記録され
た第１のしきい値ｒと実質的に等しい、第１及び第２の
ディジタル・サンプル間のポイントであるｒを見つけ、
且つ連続する信号の大きさが、第２のフラグに関連して
記録された第２のしきい値ｓと実質的に等しい、第３及
び第４のサンプル間のポイントであるｓを見つけて補間
を行なうため上記比較手段に結合された補間手段と、第１のディジタル・サンプルに関する連続する信号のピ
ークの位置を突き止めるために、ポイントｒ及びｓに関
連して決められた小数要素と、得られたディジタル・サ
ンプルの数に関連して決められた整数要素とを有する遅
延を計算するために、上記補間手段に結合されたピーク
予測手段と、計算された遅延を与えるために上記ピークの予測手段に
結合された遅延手段とを有するディジタル式ピーク検知
器。