KR0135978B1 - 위상 고정루프 회로 및 그러한 회로를 구비한 비트 검출장치 - Google Patents

위상 고정루프 회로 및 그러한 회로를 구비한 비트 검출장치

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KR0135978B1
KR0135978B1 KR1019890006398A KR890006398A KR0135978B1 KR 0135978 B1 KR0135978 B1 KR 0135978B1 KR 1019890006398 A KR1019890006398 A KR 1019890006398A KR 890006398 A KR890006398 A KR 890006398A KR 0135978 B1 KR0135978 B1 KR 0135978B1
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코르네리아 반 렌스 안토니아
카렐 딕 만스 아이세
페르디난트 스틱푸르트 에두아르트
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이반 밀러 레르너
필립스 일렉트로닉스 엔. 브이.
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Abstract

내용 없음

Description

위상 고정 루프 회로 및 그러한 회로를 구비한 비트 검출 장치
제 1a 내지 1e도, 2도, 5a 내지 5c도, 7a 및 7b 도는 시간함수로서 비트 검출 장치내에서 발생하는 많은 신호를 도시한 도면.
제 3 도는 본 발명에 따른 비트 검출 장치의 한 실시예의 도시도.
제 4 도는 비트 검출 장치에 사용된 일례의 불연속 시간 발진기의 도시도.
제 6 도는 비트 검출 장치에 이용된 일례의 보간 회로도.
제 8a 및 8b 도는 검출된 비트의 논리값을 나타내는 신호 및 비트 클럭 신호를 인출하는 회로도.
제 9 도는 불연속 시간 발진기에 대한 제어값을 제한하는 회로도.
제 10, 11 및 12 도는 위상 고정 루프 회로의 다른 실시예의 도시도.
* 도면의 주요부분에 대한 부호의 설명 *
2 : 보간 회로 3 : 위상 검출기
9 : 디지탈 필터 10 : 불연속 시간 발진기
40 : 가산 회로 63 : 메모리
본 발명은 대역 제한 데이타 신호의 샘플 순차로부터 그 대응 샘플링 순간의 데이타 신호의 위상을 인출하는 위상 고정 루프 회로에 관한 것으로, 상기 회로는 제어값에 비례하는 주파수에 따라 두 일정한 제한값 사이의 시간의 선형 함수로써 변하는 주기적 신호를 특징으로 하는 위상값의 순차를 샘플과 동기하여 발생하는 신호 발생 수단, 보간값이 데이타 신호가 검출 레벨을 교차(cross)하는 순간치의 샘플링 순간치에 대해 상대 위치를 나타내는 보간에 의해 샘플로부터 보간값을 인출하는 수단, 위상값으로 표시된 위상과 데이타 신호의 실제 위상의 차를 나타내는 차의 값을 위상값 및 보간값으로부터 인출하는 위상 비교 수단 및 위상값으로 표시된 위상이 데이타 신호의 실제 위상과 같게 유지되도록 차의 값에 의해 신호 발생 수단을 제어하는 제어 수단을 구비한다.
본 발명은 또한 비트 셀로 구성된 이진 신호로 샘플 순차를 변환하는 비트 검출 장치에 관한 것으로, 상기 장치는 그러한 위상 고정 루프 회로를 구비한다.
그러한 회로는 유럽 특허원 제 0,109,837호에 공지되어 있다. 공지된 위상 고정 루프 회로에서, 위상값의 순차를 발생시키는 신호 발생 수단은 불연속 시간 발진기와, 제한된 조합 범위를 가진 디지탈 조합 회로를 구비하며, 상기 조합 회로에 저장된 위상값은 제어값으로 적합하게 된다. 조합 회로의 범위는 360°에 일치하고, 제어값은 상수이며 180°에 일치한다. 샘플링율은 데이타 신호의 비트율의 두 배로써, 위상값으로 특징 지워진 주기 신호는 비트율과 같은 주파수를 갖게 된다. 검출 레벨의 교차 순간에서의 데이타 신호의 위상이 0 이므로, 실제 위상과 위상값으로 표시된 위상간의 차는 모든 검출 레벨의 교차 후에 결정된다. 차가 결정된 후에, 위상값은, 적합한 후에 위상값으로 표시된 위상이 실제 위상에 대응하도록 상기 차에 의해 적합해진다. 이런 식으로, 위상값 및 데이타 신호로 특징 지워진 주기적 신호는 동위상으로 고정되어, 검출 레벨 교차의 샘플링 순간에서, 불연속 시간 발진기에 의해 공급된 위상값은 항상 데이타 신호의 위상으로 표시된다. 위상값이 위상 0에 대응하는 값을 초과할 때마다, 비트 검출 회로는 최종 샘플 부호에 의해 지시된 논리값을 가진 비트를 검출한다.
상기 위상 고정 루프 회로 및 비트 검출 회로는 디지탈 소자로 완전히 구성될 수 있는데, 상기 소자는 이런 회로가 정보를 처리하는 디지탈 회로, 예를 들어 디코딩 회로 및 에러-보정 회로와 함께 한 칩상에 집적되는 잇점을 갖는다.
그러나, 공지된 회로는 신뢰 가능한 비트 검출을 위해 비트율이 샘플링율의 절반과 같은 결점을 갖는다. 비트율이 이런 값에서 벗어날 경우, 두 연속 샘플간의 위상 시프트는 180°에 대응하지 않음으로서, 위상값으로 표시된 바와 같은 위상은 연속 검출 레벨 교차간의 시간 구간이 증가할 시에 실제 위상으로부터 점차 벗어나, 비트 검출을 잘못되게 한다.
본 발명의 목적은 비트율이 회로의 동작에 약간 영향을 주는 상기 위상 고정 루프 회로를 제공하는 것이다.
본 발명에 따르면, 이런 목적으로 위상값의 선형 조합과, 차의 값을 인출할 제어값 및 보간값의 곱을 결정하기에 적합하게 되며, 제어 수단은 결정된 선형 조합으로 제어값을 적합시키도록 구성된다.
제어값을 적합시키기 위하여, 위상값으로 특징 지워진 주기적 함수의 주파수는 항상 비트율과 같게 된다. 더욱이, 위상 비교 수단의 감도는 비트율과 무관함으로써, 위상 고정 루프의 제어 특성은 항상 비트율과 무관하게 되어, 위상 고정 루프의 제어 특성이 비트율의 큰 범위에 대해 최적으로 되게 한다.
유럽 특허원 제 0241974호에는 위상값으로 특징지워진 함수의 주파수가 또한 비트율과 같아지게 되는 디지탈 위상 고정 루프 회로가 기술되어 있다. 이 경우에, 불연속 시간 발진기의 범위는 제한값으로 한정되어 적합된다. 그러나, 이것은 위상값을 나타내도록 요구된 비트수가 비트율에 의존하여, 비교적 복잡한 불연속 시간 발진기에 이르는 결점을 갖는다. 더욱이, 위상값으로 특징지워진 신호의 주파수 보정은 위상 고정 루프의 비선형 전달 특성을 유발시키는 검출된 위상차에 역비례 한다. 게다가, 사용된 위상 비교 수단의 감도는 위상 고정 루프의 비트율 의존 전달 특성을 유발시키는 비트율에 의존하다. 이것은 전달 특성이 한 비트율에만 대해 최적으로 되는 결점을 갖는다.
최종적으로, 상기 위상 고정 루프 회로에서, 상당한 에러는 검출된 위상차에서 발생할 수도 있으며, 이는 부가적인 보정 회로의 이용을 필요로 한다.
상기 디지탈 위상 고정 루프 회로 외에도, 상기 유럽 특허원 제 241974호에는 주기 신호의 주파수에 있어서 검출된 위상차에 따라 그 위상값이 조정되는 것을 특징으로 하는 다른 회로가 기술된다. 그러나, 상기 주기 신호의 주파수는 비트율과 샘플링율 사이의 주파수차와 같도록 유지되어, 상기 회로가 한배의 샘플율과 두배의 샘플링율 사이의 비트율에 대해서만 이용되게 한다. 게다가, 이런 회로의 위상 검출 감도는 또한 비율율에 종속하고, 부가 보정 회로는 잘못된 위상차 검출을 보정한다.
위상 고정 루프 회로의 한 실시예에 있어서, 제어 수단은 제 3 및 4 제한값 사이에 위치된 값으로 제어값을 제한하는 수단을 구비하는데, 상기 제한값은 제각기 위상값으로 특징지워진 주기 신호의 최소 및 최대 허용 가능 주파수에 대응한다.
제어값을 제한함으로써, 위상값으로 특징지워진 신호의 주파수는 바람직하지 않은 주파수로 위상 고정의 가능성을 감소시키는 제한된 주파수 범위내에서만 변할 수 있다.
상기 위상 고정 루프 회로의 실시예는 잘 수행된다. 그러나, 위상 고정 루프 회로가 고정한 데이타 신호의 주파수 성분이 일시적으로 없어져, 예를 들어 신호 전송 경로에서 폴트(fault)인 경우, 불연속 시간 발진기의 주파수는 매우 급속히 드리프트된다. 이것은 고정 상태가 위상 고정 루프 회로를 정지시킨 후에 고정으로 복귀시킬 비교적 긴 시간을 필요로 하여, 정보의 바람직하지 않은 손실을 유발하는 결점을 갖는다.
이런 결점을 해소한 회로의 한 실시예에 있어서, 회로는 차의 값 △F을 보정한 보정 회로를 구비하며, 보정된 차의 값 △F*과 원래의 차의 값 사이의 관계 F는 아래와 같이 이루어진다.
n-1
Σf (2π K/N + ΔF) = 0
k = 1
및
k-1
∑f' (2π K/N + △F) = 0
k = 0
여기서, K 및 N은 정수이고, f'는 △F에 대한 관계 f의 도함수이다.
이런 해석은 전송 신호의 상기 주파수 성분이 없어질 경우, 평균 검출된 위상 에러 △F가 0과 같지 않으므로써, 불연속 시간 발진기의 주파수가 변화되는 사실에 의존된다. △F의 평균 잔여 에러는 불연속 시간 발진기의 불연속성에 의해 유발된다. 이런 잔여 에러는 보정 네트워크를 가산함으로써 해소된다.
보정된 위상차 △F'와 보정되지 않은 위상차 △F 사이의 관계상에 부과된 상기 요건에 따른 함수는 사인 함수이다. 보정 회로는 관련 관계식이 조사표로서 저장되는 디지탈 메모리에 의해 실현될 수 있다.
비트 보정 장치의 한 실시예에 있어서, 신호 발생 수단은 샘플링 클럭 신호와 동기하는 제어값 및 위상값을 나타내는 n-1 최하위 비트에 의해 n-비트 합산치를 적합하게 하는 디지탈 조합 회로를 구비하며, 비트 검출 장치는 이진 신호와 동기하는 비트-클럭 신호의 클럭 펄스를 발생시키도록 합산치의 최상위 비트의 논리값의 변화에 응답하는 수단을 구비하는 것을 특징으로 한다.
이런 실시예는 비트 클럭 신호가 매우 간단하고 신뢰할 수 있는 식으로 발생되는 잇점을 갖는다.
비트 검출 장치의 또다른 실시예에 있어서, 비트 검출 장치는 비트 클럭 신호의 클럭 펄스가 발생되는 순간에서 샘플의 부호로부터 비트 셀의 논리값을 인출하는 수단, 검출 레벨 교차후의 즉시 발생된 위상값과 차의 값을 비교하는 수단 및 비교에 따라 관련된 비트 셀의 논리값을 반전하는 수단을 구비하는 것을 특징으로 한다.
상기 실시예에 있어서, 비트 셀의 논리값은 간단한 방식으로 검출되며, 검출 레벨 교차후에 비트셀의 잘못 검출된 논리값이 보정된다.
위상 고정 루프 회로 및 비트 검출 장치의 실시예와 그의 잇점은 제 1 내지 12 도를 참조하여 더욱 상세히 기술된다.
제 1a 도는 시간 함수로서 같은 거리의 샘플 J1,...,J20의 순차를 도시한 것으로, 상기 샘플은 대역 제한된 데이타 신호 Vt를 나타낸다. 그러한 데이타 신호는 예를 들어 자기 또는 광판독 가능한 기록 캐리어상에 기록된 디지탈 정보를 판독하는 판독 장치로부터 성취될 수 있다. 그러한 신호는 채널 클럭과 동기하여 전송되고, 판독되는 정보로 표시되는 다수의 이진 비트 셀을 포함한다. 디지탈 정보를 복원하기 위하여, 샘플링 순간에서의 데이타 신호의 위상은 알려져 있다. 아래에 상세히 기술될 디지탈 위상 고정 루프 회로는 샘플링 순간에서의 데이타 신호 Vt의 위상으로 표시되는 위상값 F1,...,F20(제 1b 도 참조)의 순차를 발생시킨다. 이런한 위상값의 순차는 데이타 신호의 비트율과 같은 주파수로 두 제한값 -E 및 +E 사이의 시간의 선형 함수로서 변하는 주기적 신호 Vk1 를 특징으로 한다. 제한값 +E은 180°의 위상에 대응하고, 값 -E은 -180°의 위상에 대응한다. 아래에 기술될 위상 고정 루프 회로에 의해 검출 레벨 Vref 과의 데이타 신호의 교차는 라인 1으로 표시된 0 레벨과의 주기적 신호 Vk1의 교차와 일치하게 된다. 샘플 J1,...,J20로 표시된 디지탈 정보는 주기적 신호 Vk1의 단계 변화후에 취해진 제 1 샘플의 부호를 검출함으로써 간단히 복원될 수 있다. 이런 샘플의 부호에 따라, 제 1 논리값 (0) 또는 제 2 논리값 (1)의 비트가 검출된다(제 1c 도 참조).
비트가 검출되는 순간을 나타내는 비트 클럭 신호 C10(제 1d 도 참조)는 신호 Vk1의 단계 변화후에 제 1 샘플링 순간을 나타내는 샘플링 클럭 신호 C1의 펄스를 선택함으로써 샘플링 클럭 신호 C1로부터 인출된다(제 1c 도 참조).
단계 변화후에 직접 취해진 샘플 대신에 예를 들어 단계 변화에 근접 위치된 샘플과 같이 검출된 비트의 논리값을 결정하기 위해 다른 샘플을 이용할 수 있다.
위상값으로 특징지워진 함수와 데이타 신호 Vt 사이의 위상 고정은 검출 레벨 Vref과의 신호 Vt의 모든 교차점에서 데이타 신호 Vt 및 주기적 신호 Vk1의 위상차를 결정하여, 결정된 위상차에 의해 신호 Vk1의 주파수를 적합시킴으로써 성취될 수 있다. 이런 위상차의 결정 방법은 제 2 도를 참조하여 기술된다.
이런 목적으로, 검출 레벨 Vref과의 데이타 신호 Vt의 교차점 (30)의 위치와, 라인 (1)과의 신호 Vk1의 교차점 (31)의 위치의 차의 측정치는 샘플값 J 및 위상값 F으로부터 유도된다.
검출 레벨 교차전에 위치된 샘플(J22)에 대한 위치 (30)는 아래식을 이용한 보간법으로 간단히 결정될 수 있다.
tf / T =｜a (a-b)｜ ... (1)
여기서, tf는 이런 검출 레벨 교차 바로 전의 샘플링 순간(J22) 및 검출 레벨 교차(30) 사이의 시간 구간이며, T는 샘플링 구간이며, a는 검출 레벨 교차전에 위치된 샘플(J22)의 값이며, b는 검출 레벨 교차후의 위치된 샘플(J23)의 값이다.
검출 레벨 교차전의 샘플에 대한 위치 (31)는 아래식으로 결정될 수 있다.
tf' / T = -Ca / I... (2)
여기서, Ca는 검출 레벨 교차전의 샘플 (J22)과 관련된 위상값에 대응하며, I는 두 연속 위상값 F의 차를 나타낸다.
위상차의 측정치 △F는 아래 식으로 유도된다.
△F = Ca + I·｜a / (a-b)｜... (3)
이런 측정치 △F는 신호 Vk1의 주파수와 무관하다. 이에 대한 잇점은 아래에 기술된다.
제 3 도는 본 발명에 따른 비트 검출 장치를 도시한 것이다. 이런 비트 검출 장치는 보간 회로(2), 위상 검출기(3), 순차 디지탈 필터(9) 및 불연속 시간 발진기 (10)를 포함한 디지탈 위상 고정 루프 회로를 구비한다. 불연속 시간 발진기 (10)는 이런 샘플과 동기하는 위상 워드 F를 발생시킨다.
제 4 도는 출력이 샘플링 클럭 신호 c1에 의해 제어된 n 비트 병렬-입력 병렬-출력 레지스터 (41)에 인가되는 n 비트 디지탈 가산기 회로 (40)를 구비한 일례의 불연속 시간 발진기 (10)를 도시한 것이다. 레지스터의 출력은 가산기 회로 (40)의 한 입력으로 피드백된다. 더욱이, 디지탈 표시 I는 버스 (42)를 통해 가산기 회로 (40)에 인가된다. 샘플링 클럭 신호의 모든 펄스에 응답하여, 상기 회로는 값 I 만큼 레지스터 (41)의 출력 신호로 표시된 값을 이용한다. 레지스터 (41)의 출력상의 n-1 최하위 비트는 위상 검출기 (3)에 인가된다. 위상 검출기 (3)가 2의 보수 시스템의 많은 값을 처리하도록 구성될 경우, (n-1) 비트는 위상 검출기 (3)에 인가되기 전에 인버터 회로 (45)에 의해 반전된다.
n-1 비트로 표시된 값은 제 5b 도의 시간 함수로서 주어진다. 제 5c 도는 시간 함수로서의 샘플링 클럭 신호를 도시한 것이다. 제 5a 도는 레지스터 (41)의 출력상의 최상위 비트의 논리값의 시간 변화를 나타낸 것이다 제 5a 내지 5c 도에 도시된 바와같이, 최상위 비트 (MSB)의 논리값의 변화는 항상 위상값 F로 특징지워진 신호 Vk1가 단계형으로 변화되기 쉽다는 것이다. 위상값 F을 나타내는 n-1 위치 비트는 버스 (43)를 통해 공급된다. 레지스터 (41)의 출력상의 최상위 비트의 논리값을 나타내는 신호는 신호 라인 (44)을 통해 공급된다.
제 6 도는 비 tf/T를 결정하는 일례의 보간 회로 (2)를 도시한 것이다. 보간 회로 (2)는 샘플링 클럭 신호 c1에 의해 제어되는 두 종속된 병렬 입력 병렬 출력 레지스터 (60 및 61)를 구비한다. 디지탈 표시 샘플 J는 샘플링 클럭 신호 c1와 동기하여 버스 (62)를 통해 레지스터 (60)의 병렬 입력에 인가되어, 디지탈 표시의 두 연속 샘플 J이 레지스터 (60 및 61)의 출력상에 이용 가능하다. 레지스터 (60 및 61)의 출력은 대향 부호의 두 디지탈 표시 샘플의 모든 조합을 위해 조사표로 형성되는 대응 디지탈 표시 tf/T를 저장하는 메모리 (63)의 어드레스 입력에 인가된다. 어드레스 입력에 인가된 조합의 디지탈 표시 tf/T는 메모리 (63)의 병렬 출력과 버스 (64)를 통해 출력된다. 더욱이, 저장된 샘플값(즉, 최상위 비트)의 부호를 나타내는 레지스터 (60)의 출력상의 신호는 신호 라인 (65)을 통해 공급된다. 이런 신호는 또한 배타적 OR 게이트 (66)의 입력에 인가된다. 레지스터 (61)내에 저장된 샘플값의 부호를 표시하는 신호는 상기 게이트 (66)의 다른 입력에 인가됨으로써, OR 게이트 (66)의 출력 신호는 항상 검출 레벨 교차가 샘플 J 사이에서 발생하는 여부를 나타내며, 상기 샘플 J의 값은 레지스터 (60 및 61)내에 저장된다. 배타적 OR 게이트 (66)의 출력 신호는 신호 라인 (67)을 통해 공급된다.
디지탈 표시 tf/T, I 및 위상값 F은 제각기 버스 (67), (43) 및 (42)를 통해 식 (3)에 따라 디지탈 표시의 위상차 △F를 인출하도록 위상 검출기에 인가된다. 이런 목적으로, 위상 검출기는 디지탈 표시 I 만큼 디지탈 표시 tf/T를 증배시키는 곱셈기 (5)를 구비한다. 이런 곱셈의 결과치는 디지탈 가산기 회로 (6)에 의해 디지탈 표시의 위상값 F에 가산된다. 이 가산된 결과치는 신호 라인 (67)을 통해 인가된 레지스터 (8)의 적재 제어 신호가 검출 레벨 교차됨을 나타낼 경우에 레지스터 (8)내에 적재된다. 레지스터 (8)의 출력 신호는 순차 디지탈 필터 (9)에 인가된다. 필터 (9)에 의해 필터링된 신호는 버스 (42)를 통해 위상 검출기 (2) 및 불연속 시간 발진기 (10)에 제어값으로서 인가되는 값 I으로 표시된다. 보간 회로 (2), 위상 검출기 (3), 필터 (9) 및 불연속 시간 발진기 (10)를 구비한 디지탈 위상 고정 루프 회로의 개방 루프 전달 함수 H1(Z)는 위상 고정 루프의 제어 동작을 특징으로 한다. 이런 전달 함수는 Z 영역내에서 아래와 같이 표시된다.
H1(Z)=Hf(Z)·Ho(Z)·K
여기서, Hf(z)는 디지탈 순차 필터 (9)의 전달 함수이며, Ho(z)는 불연속 시간 발진기 (10)의 전달 함수이며, k는 위상 검출기 (3)의 감도이다.
상기 필터 (9) 및 불연속 발진기 (10)의 전달 함수와 감도 k는 모두 데이타 신호 Vt의 비트율과 무관함으로써, 위상 고정 루프의 제어 특성은 비트율이 변할시에 변하지 않아, 제어 동작이 루프 필터의 전달 함수의 적당한 선택으로 비트율의 큰 범위에 대해 최적으로 될 수 있는 잇점을 갖는다.
상기 위상 고정 루프에 있어서, 신호 Vt가 단계 변화를 나타내는 순간에서의 데이타 신호 Vt의 부호는 데이타 신호 Vt로 표시된 연속 비트의 논리값을 나타낸다. 이런 단계 변화는 데이타 신호 Vt의 비트셀의 중심을 나타낸다. 그러나, 신호 Vk1의 신호값과 데이타 신호의 신호값은 샘플링 순간에서 배타적으로 이용 가능하다. 그러나, 비트의 논리값은 신호 Vk1의 단계 변화에 따르는 샘플의 부호로부터 인출될 수 있다. 그러나, 이런 샘플 부호는 신호 VK1의 단계 변화의 순간에서 데이타 신호 Vt의 부호에 항상 대응하지 않는다. 제 7a 도에서 도시된 바와 같이, 참조번호 (70)를 가진 샘플 부호는 단계 변화가 발생하는 순간 t1에서의 데이타 신호의 부호와 다르다. 단계 변화와 샘플 (70) 사이에 데이타 신호 Vt는 검출 레벨을 교차시칸다. 그러한 교차는 데이타 신호 Vt가 단계 변화후에 샘플링 순간에서의 위상값 h2과 참조 레벨을 교차하는 순간에서의 신호 Vk1의 신호값 h1을 비교함으로써 검출될 수 있다. 값 h2이 값 h1보다 크거나 같을 경우, 단계 변화에 따른 샘플 부호는 단계 변화의 순간에서의 데이타 신호 Vt의 부호에 대향한다. 그러나, 값 h2이 값 h1보다 작을 경우, 단계 변화에 따른 샘플 부호는 단계 변화의 순간에서의 데이타 신호 Vt의 부호와 같다. 이것은 제 7b도에 도시되어 있다. 따라서, 검출된 비트의 논리값을 결정하기 위하여, 값 h1이 h2보다 작을 경우에 검출된 논리값이 반전될시에 단계 변화에 따른 샘플 부호를 이용할 수 있다. h1의 값이 위상 검출기 (3)에 의해 결정된 위상차 △F에 대응하므로, h1 및 h2 사이의 비교는 간단히 이루어진다. 제 8a 도는 검출된 비트의 런닝 (running)값을 나타내는 신호 Vo를 결정하는 일례의 회로를 도시한 것이다.회로 (11a)는 값 h1을 값 h2과 비교하는 비교 회로(80)를 구비한다. 이런 목적으로, 비교 회로의 입력은 버스 (70 및 71)에 결합된다. 값 h1에 대응하는 △F의 디지탈 표시는 버스 (70)를 통해 인가된다. 값 h2을 나타내는 레지스터 (60)의 출력 신호는 버스 (71)를 통해 비교 회로 (80)에 인가된다. 비교 회로 (80)는 값 h2이 h1보다 클 경우에 논리 1 신호를 공급한다. 이 신호는 두 입력 AND 게이트 (81)의 한 입력에 인가된다. AND 게이트 (81)의 다른 입력은 신호 라인 (67)과 접속함으로써, AND 게이트 (81)는 값 h2이 값 h1보다 큰 검출 레벨 교차의 검출 후에 상기 게이트의 출력상에 논리 1 신호를 발생시킨다. 이 신호는 배타적 OR 게이트 (82)에 인가된다. 레지스터 (60)내에 저장된 샘플값의 부호를 나타내는 논리 신호는 배타적 OR 게이트 (82)의 다른 입력에 인가되고, 그때 샘플 부호를 나타내는 논리 신호 Vo'는 배타적 OR 게이트 (82)의 출력으로 전달된다. AND 게이트 (81)의 출력 신호가 검출 레벨 교차의 검출시에 h2가 h1보다 큼을 나타낼 경우에만, 신호 Vo'는 반전형의 출력으로 전달됨으로써, 배타적 OR 게이트 (82)의 출력상의 신호 Vo는 검출된 비트의 보정 논리값을 나타낸다. 이를 설명하는 제 7a 및 7b 도는 신호 Vo 및 Vo'를 나타낸다.
제 8b 도는 비트 클럭 신호 Clo를 인출하는 회로 (11b)를 도시한 것이다. 레지스터 (41)의 출력상의 디지탈 신호의 최상위 비트를 나타낸는 신호는 신호 라인 (44)을 통해 회로 (11b)에 인가된다. 제 5 도를 참조하여 기술된 바와 같이, 이 신호의 논리값은 신호 VK1의 모든 단계 변화를 이루게 함으로써, 두 연속 샘플링 순간에서의 상기 신호의 논리값의 비교로 신호 Vk1가 상기 두 샘플링 순간 사이의 단계 변화를 나타내는 여부를 검출할 수 있다. 단계 변화를 검출하기 위하여, 회로 (11b)는 신호 라인 (44)을 통해 한 샘플링 구간 T 만큼 인가된 신호를 지연시키는 샘플링 클럭 신호 C1에 의해 제어된 플립플롭 (83)을 구비한다. 플립플롭(83)의 출력상의 지연된 신호와, 신호 라인 (44)상의 신호는 모두 배타적 OR 게이트 (84)에 인가된다. 게이트 (84)의 출력 신호는 단계 변화가 신호 VK1에서 발생하는 여부를 나타낸다. 게이트 (84)의 출력 신호는 두입력 AND 게이트 (85)의 입력에 인가된다. 샘플링 클럭 신호 C1는 AND 게이트 (85)의 다른 입력에 인가됨으로써, 신호 VK1의 모든 단계 변화후에, 샘플링 클럭 신호 C1의 한 펄스는 AND 게이트 (85)의 출력으로 전달된다. AND 게이트 (85)의 출력 신호는 비트 클럭 신호 Clo로서 제공된다.
위상 고정 루프 회로는 부정확한 주파수, 예를 들어 비트율의 상부 또는 하부 고조파로 고정시키지 않는 것이 바람직하다. 부정확한 고정의 근접은 불연속 시간 발진기 (10)의 제어값 I을 최소 Imin 및 최대 Imax 사이의 값으로 제한함으로써 최소화될 수 있다. 불연속 시간 발진기 (10)의 주파수는 I를 제한함으로써 불연속 발진기의 주파수가 또한 제한되도록 제어값 I에 비례한다. 따라서, 위상 고정 루프 회로는 상기 주파수 범위 이외의 주파수로 고정시킬 수 없게 된다.
제 9 도는 제어값 I을 제한하는 회로를 도시한 것이다. 회로는 필터 (9)의 출력과 버스 (42) 사이에 장치된다. 회로는 필터 (9)의 출력 신호를 비교하기 위해 제각기 하부 제한 Imin 및 상부 제한 Imax을 가진 두 비교 회로 (90 및 91)를 구비한다.
회로는 또한 필터 (9)의 출력 신호와, 디지탈 표시 Imax 및 Imin가 인가되는 3개의 채널 멀티플렉스 회로 (92)를 구비한다. 멀티플렉스 회로 (92)는 비교 회로 (90 및 91)의 출력 신호에 의해 제어되며, 상기 신호는 비교 회로 (90 및 91)에 의해 수행된 비교의 결과로 표시된다. 비교 회로 (90)의 출력 신호는 필터 (9)의 출력 신호가 Imax 보다 큼을 타나낼 경우에, 멀티플렉스 회로 (92)는 디지탈 표시 Imax 가 멀티플렉스 회로 (92)의 출력으로 전달되는 식으로 구성된다. 비교 회로 (91)의 출력 신호는 필터 (9)의 출력 신호가 Imin 보다 작음을 나타낼 경우에, 디지탈 표시 Imin는 멀티플렉스 회로 (92)의 출력으로 전달된다. 다른 경우에, 필터의 출력 신호는 멀티플렉스 회로 (92)의 출력으로 전달된다.
본 발명은 여기에 기술된 실시예로 제한되지 않는다. 예를 들면, 가산 회로 (6) 대신에, 감산 회로는 위상값 F과 제어값 I 사이의 관계의 부호가 본 실시예의 부호와 대향될 경우에 이용될 수 있다. 더욱이, 소정의 이득을 갖는 증폭기 또는 소정의 감쇠를 갖는 감쇠기는 예를 들어 위상 고정 루프의 루프 이득을 적합시키도록 가산 회로 (6)와 불연속 시간 발진기 (10)의 출력 사이에 장치된다.
신호값 △F은 제어값 I 및 값 tf/T의 곱과, 값 F의 선형 조합이다.
상기 디지탈 위상 고정 루프 회로는 샘플 J로 표시된 데이타 신호가 위상 고정 루프가 고정할 수 있는 주파수 성분으로 이루어질 경우에 수행한다.
입력 신호의 상기 주파수 성분이 예를 들어 신호 전송 경로의 폴트 상태로서 특정 시간 구간 동안에 잘못될 경우에, 불연속 시간 발진기의 주파수는 매우 급속히 드리프트된다. 이것은, 폴트 상태가 중지하는 순간에서 상기 주파수가 루프 폴트가 이루어지는 주파수 성분과 상당히 다른 결점을 갖는다. 위상 고정 루프는 그때 다시 고정되어, 비교적 긴 시간을 취하며, 정보의 불필요한 손실을 갖게 된다.
불연속 시간 발진기의 주파수의 급속한 변화의 원인에 대해서는 아래에 기술된다. 위상 에러 △F는 상기 식 (3)에 따라 위상 검출기 (3)에 의해 결정된다.
△F=Ca+I｜a/(a-b)｜
이 식은 두 항목, 즉 항목 I｜a/(a-b)｜및 항목 Ca으로 이루어진다.
정보 신호의 주파수 성분의 위상을 나타내는 항목 I·｜a(a-b)｜은 상기 주파수 성분이 잘못될 경우에 임의적이여서, 상기 항목은 0 평균을 갖는다.
불연속 시간 발진기의 값을 나타내는 값 Ca은 검출 레벨 교차에 선행하는 샘플링 순간에서 출력하지만, 0인 평균값을 갖지 않는다.
입력 신호의 주파수 성분이 잘못될 경우에, Ca의 평균값은 불연속 시간 발진기의 출력 신호의 평균값과 같다. 불연속 시간 발진기의 주파수 fDTO는 아래 식을 따른다.
fDTO=N/M·샘플율
여기서, N 및 M은 정수이다.
이런 경우에, 불연속 시간 발진기는 정확히 M 샘플의 전체 범위의 N배 만큼 교차한다.
제 10 도는 N이 1이고, M이 3인 경우의 불연속 시간 발진기의 한 주기내의 세 연속 값 F1, F2 및 F3을 제공한다. 제 3 도에서, 불연속 시간 발진기의 출력은 0이 아닌 평균값을 갖는다. 데이타 신호의 주파수 성분이 낙하할 경우에, 출력 신호 △F의 평균값은 0와 같지 않음으로써, 불연속 시간 발진기의 주파수는 드리프트되고, 위상 고정 루프는 불연속 시간 발진기의 주파수의 적용으로 △F의 평균값을 0으로 복원시킨다.
이런 바람직하지 않은 제어 동작은 평균 위상 에러가 0인 위상 특성을 갖도록 위상 검출기를 적용함으로써 해소될 수 있다. 이것은 조합 회로 (6) 및 루프 필터의 출력 사이에 장치되어, 아래에 따른 비선형 전달 함수 f(△F)를 가진 보정 회로 (100)의 이용으로 간단히 성취될 수 있다(제 11 도 참조).
n-1
∑f (2π K/N + △F) = 0... (4)
k = 1
및
k-1
∑f' (2π K/N + △F) = 0... (5)
k = 0
여기서, f'는 △F에 대한 f의 도함수이다.
상기 요건은 아래식으로 충족된다.
f(△F)=sin(△F) ... (6)
제 12 도는 식 (6)의 그래프도이다. 보정 회로 (100)는 함수 f(△F)가 조사표 형태로 저장되고 어드레스 입력이 위상 검출기 (3)의 출력에 결합된 디지탈 메모리에 의해 간단히 실현 될 수 있다.
메모리형의 이러한 보정 회로에서, 함수 f(△F)는 양자화 에러의 결과로 정확하게 근접될 수 없다. 그러나, 이것은 양자화 에러가 불연속 시간 발진기의 주파수의 바람직하지 않은 드리프트를 억셉트 가능한 최소치로 감소시킬 만큼 작게 될 경우에 문제점을 유발시키지 않는다.
본 발명은 하드-와이어된(hard-wired) 회로에 대해 설명되었다. 그러나, 본 분야의 숙련자에게는 본 발명에 따른 회로가 프로그램 가능 회로에 의해 실현될 수 있음이 명백해질 것이다.

Claims (10)

  1. 대역 제한된 데이타 신호의 샘플 순차로부터 대응 샘플링 순간에서의 데이타 신호 위상을 인출하는 위상 고정 루프 회로로서, 상기 회로는 제어값에 비례하는 주파수에 따라 두 일정한 제한값 사이의 시간의 선형 함수로써 변하는 주기적 신호를 특징으로 하는 위상값의 순차를 샘플과 동기하여 발생하는 신호 발생 수단과, 보간값이 데이타 신호가 검출 레벨을 교차하는 순간의 샘플링 순간에 대해 상대 위치를 나타내는 보간에 의해 샘플로부터 보간값을 인출하는 수단과, 위상값으로 표시된 위상과 데이타 신호의 실제 위상의 차를 나타내는 차의 값을 상기 위상값 및 상기 보간값으로부터 인출하는 위상 비교 수단 및, 상기 위상값으로 표시된 위상이 데이타 신호의 실제 위상과 같게 유지되도록 상기 차의 값에 의해 상기 신호 발생 수단을 제어하는 제어수단을 구비하는 위상 고정 루프 회로에 있어서,
    상기 위상 비교 수단은 상기 차의 값을 인출하기 위해 상기 제어값 및 상기 보간값의 곱과, 상기 위상값의 선형 조합을 결정하도록 이용되며, 상기 제어 수단은 상기 결정된 선형 조합에 따라 상기 제어값에 적용시키도록 구성되는 것을 특징으로 하는 위상 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 보정값을 결정하기 위하여, 상기 위상 비교 수단은 상기 보간값과 상기 제어값을 곱셈하는 곱셈기와, 상기 곱셈 결과값 및 상기 위상값의 선형 조합을 결정하는 가산 회로를 구비하는 것을 특징으로 하는 위상 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 제어값에 적용시키기 위하여, 상기 제어 수단은 그 샘플링 클럭 신호와 동기하여 제어되는 순차 필터를 구비하는 것을 특징으로 하는 위상 고정 루프 회로.
  4. 제 1 항 내지 3 항중 어느 한 항에 있어서,
    상기 제어 수단은 제 3 제한값과 4 제한값 사이에 위치된 값으로 상기 제어값을 제한하는 수단을 구비하는데, 상기 제한값은 제각기 그 위상값으로 특징지워진 주기 신호의 최소 허용 가능 주파수 및 최대 허용 가능 주파수에 대응하는 것을 특징으로 하는 위상 고정 루프 회로.
  5. 제 1 항 내지 4 항중 어느 한 항에 있어서,
    상기 회로는 상기 차의 값 △F을 보정하는 보정 회로를 구비하며, 상기 보정된 차의 값 △F*과 상기 원래의 차의 값 사이의 관계식 f는 아래와 같이 이루어지며, 즉,
    n-1
    ∑f (2π K/N + △F) = 0
    k = 1
    및
    k-1
    ∑f' (2π K/N + △F) = 0
    k = 0
    이며, 여기서, k 및 N은 정수이고, f'는 △F에 대한 f의 도함수인 것을 특징으로 하는 위상 고정 루프 회로.
  6. 제 5 항에 있어서,
    상기 식은 사인(sine) 함수인 것을 특징으로 하는 위상 고정 루프 회로.
  7. 제 5 또는 6 항에 있어서,
    상기 보정 회로는 상기 식 f이 조사표로서 기억되어 있는 디지탈 메모리를 구비하는 것을 특징으로 하는 위상 고정 루프 회로.
  8. 샘플 순차를 비트셀로 구성된 이진 신호로 변환하는 비트 검출 장치에 있어서,
    상기 장치는 상기 제 1 항 내지 7 항중 어느 한 항에서 청구된 회로와, 상기 샘플값 및 상기 위상값으로부터 비트 셀의 논리값을 인출하는 회로를 구비하는 것을 특징으로 하는 비트 검출 장치.
  9. 제 8 항에 있어서,
    상기 신호 발생 수단은 상기 샘플링 클럭 신호와 동기하여 상기 기준값에 의해 n 비트 합산치를 상기 위상값을 나타내는 n-1 최하위 비트에 적용시키는 디지탈 조합 회로를 구비하며, 상기 비트 검출 장치는 그 이진 신호와 동기하여 비트-클럭 신호의 클럭 펄스를 발생시키기 위해 그 합산치의 최상위 비트의 논리값의 변화에 응답하는 수단을 구비하는 것을 특징으로 하는 비트 검출 장치.
  10. 제 9 항에 있어서,
    상기 비트 검출 장치는 상기 비트 클럭 신호의 클럭 펄스가 발생되는 순간에서 샘플의 부호로부터 그 비트셀의 논리값을 인출하는 수단과, 상기 검출 레벨 교차후에 즉시 발생된 위상값과 상기 차의 값을 비교하는 수단 및, 상기 비교 결과에 따라 그 관련된 비트셀의 논리값을 반전하는 수단을 구비하는 것을 특징으로 하는 비트 검출 장치.
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