KR100370279B1

KR100370279B1 - 디지털데이터위상검출기

Info

Publication number: KR100370279B1
Application number: KR1019970703830A
Authority: KR
Inventors: 루이스 제이. 쉬링크리
Original assignee: 시게이트 테크놀로지 엘엘씨
Priority date: 1994-12-09
Filing date: 1995-12-08
Publication date: 2003-03-15
Also published as: DE69510225T2; WO1996018241A1; EP0796524A1; DE69510225D1; KR987000734A; EP0796524B1; US5504790A; JPH10510407A

Abstract

본 발명은 시프트 레지스터(15)내에 4개 순차적 디지털 샘플을 저장하는 디지털 위상 검출기에 관한 것이다. 상기 시프트 레지스터(15)의 내용은 디지털 샘플을 발생하는 클록 주파수의 하나의 절반부에서 평가된다. 상기 디지털 위상 검출기는 상기 어떤 값이 시프트 레지스터내의 2개 중간 샘플의 각각을 위한 것이 될 수 있을지를 예측한다. 각각의 중간 샘플의 예측된 값과 실제값은 교정 신호(20, 21)를 발생하는데 사용된다. 상기 2개 중간 샘플를 위한 교정 신호는 다음에 디지털 샘플의 발생을 제어하는 클록을 발생하는 위상 록킹된 루프내의 전압 제어된 발진기의 위상과 주파수를 제어하는데 사용될 수 있는 전체 교정 신호를 형성하도록 가산기(22)에 가산된다.

Description

디지털 데이터 위상 검출기{DIGITAL DATA PHASE DETECTOR}

저장 시스템내의 클록의 주파수와 위상을 제어하기 위한 위상 동기 루프의 사용은 종래 기술에 공지되어 있고 종래기술로 이해된다. 자기 디스크 드라이브 시스템과 자기 테이프 시스템과 같은 시스템에서, 위상 동기 루프는 자기 매체로부터 판독된 신호의 함수로서 전압 제어 발진기의 주파수와 위상을 제어하는데 사용된다. 전압 제어 발진기의 출력은 자기 매체로부터 판독된 신호로부터 데이터를 복원하는데 사용되는 클록이다.

일반적으로, 디스크 드라이브 시스템은 데이터 블록 또는 섹터의 형태로 자기 매체에 데이터를 기록한다. 데이터 블록 또는 섹터는 보통 동기화 데이터를 포함하는 프리엠블 필드와 데이터를 포함하는 데이터 필드로 포맷된다. 데이터의 필드의 길이는 프리엠블 필드내의 동기화 데이터 길이보다 무척 더 길다. 동기화 데이터는 위상 동기 루프내의 전압 제어 발진기를 동기화 데이터의 위상과 주파수에 동기화하는데 사용된다. 데이터 필드의 데이터는 클록과 데이터의 위상과 주파수 사이의 위상과 주파수 관계를 유지하는데 사용된다.

판독 신호로부터 엔코딩된 데이터를 복원하기 위해 자기 매체로부터 판독된 신호의 디지털 처리의 출현으로, 디지털 위상 동기 루프는 클록과 판독 데이터 사이의 어떤 위상 또는 주파수 에러를 교정하기 위한 디지털 교정 신호를 디지털적으로 발생하기 위해 진보되었다. 현재, 데이터는 판독 신호를 처리하는 디지털 로직의 응답 시간보다 더 큰 주파수로 기록된다. 그러므로 일부 디지털 데이터 디코더는 디지털 샘플의 시퀀스를 짝수 번호 샘플의 시퀀스와 홀수 번호 샘플의 시퀀스로 분할시킨다. 다음에 짝수 샘플의 시퀀스로부터 복원된 짝수 데이터 비트는 원래 데이터 비트 시퀀스를 형성하기 위해 홀수 샘플의 시퀀스로부터 복원된 홀수 데이터 비트와 결합된다.

짝수와 홀수 샘플의 시퀀스로의 데이터의 분할은 데이터가 아날로그 신호를 샘플링하는데 사용되는 클록 주파수의 절반부에서 검출되도록 하는 동안, 클록과 데이터 사이의 어떤 위상 또는 주파수 에러를 결정하는데 필요한 정보는 파괴된다. 디지털 위상 검출기는 클록과 데이터 사이의 관련 주파수와 위상 에러(존재한다면)를 얻기 위하여 하나 이상의 연속적인 샘플을 필요로 하고, 그러므로 아날로그 신호를 샘플링하는데 사용되는 클록 주파수에서 동작하여야 한다. 따라서 디지털 위상 검출기에 사용된 로직의 응답 시간은 디지털 위상 동기 루프의 전체 응답 시간의 주요 제한 인자로서 남는다.

본 발명의 다른 출원의 상호참조는 일련 번호 제08/352,545호, 1994년 12월 9일에 제출되고, 본 발명의 양수인에게 양수된 "데이터가 디스크 드라이브 시스템에 기록되는 주파수를 제어하기 위한 장치 및 방법"; 및

일련 번호 제08/353,681호, 1994년 12월 9일에 제출되고, 본 발명의 양수인에게 양수된 "자기 저항성 헤드의 비선형 특성에 대한 보상용 장치"이다.

본 발명은 일반적으로 클록의 주파수와 위상을 제어하기 위한 디지털 위상 동기 루프에 관한 것이다. 특히, 본 발명은 저장 시스템내의 클록의 주파수와 위상을 제어하는데 사용되도록 저장 시스템으로부터 복원되는 데이터로부터 에러 신호를 디지털적으로 발생시키는 것에 관한 것이다.

도 1은 본 발명의 디지털 데이터 위상 검출기의 블록도.

도 2는 엔코딩 데이터를 사용하는 자기 매체로부터 판독된 신호의 파형을 도시하는 도면.

도 3은 교정 신호를 발생하는데 사용되는 예측된 샘플 값의 시퀀스, 각각의 시퀀스와 관련된 기울기, 각각의 시퀀스를 테스트하는데 사용되는 로직 일람표, 각각의 시퀀스에 대한 교정값을 생성하는 공식 및 각각의 시퀀스로부터의 공식에 따라 교정값을 발생하는 도 5의 로직 엘리먼트를 도시하는 챠트.

도 4는 도 1에 도시된 평가기에 대한 로직도.

도 5는 도 1에 도시된 에러 검출기에 대한 로직도.

간단히 말해서, 본 발명은 시프트 레지스터내에 4개 순차적 디지털 샘플을 저장하는 디지털 위상 검출기를 제공한다. 상기 시프트 레지스터의 내용은 클록 주파수의 절반부에서 평가된다. 디지털 위상 검출기는 시프트 레지스터의 두 개의 중간 샘플 각각에 대한 값을 예측한다. 각각의 중간의 예측된 값과 실제 값은 교정 신호를 발생하는데 사용된다. 다음에 2개의 중간 샘플에 대하여 발생된 2개의 교정 신호는 위상 동기 루프의 전압 제어 발진기의 위상과 주파수를 제어하는데 사용될 수 있는 전체 교정 신호를 생성하기 위해 위상 동기 루프의 전압 제어 발진기에 가산된다.

본 발명의 장점은 디지털 데이터 위상 검출기와 디지털 데이터 검출기가 아날로그 신호를 샘플링하는데 사용되는 클록주파수의 절반부에서 동작될 수 있어 위상 동기 루프에 사용된 로직의 응답 시간의 개선을 요구하지 않고도 디지털 위상 동기 루프가 더 높은 데이터 주파수로 사용될 수 있다는 것이다.

본 발명은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 기술할 것이다.

본 발명의 디지털 데이터 위상 검출기가 사용될 수 있는 디지털 위상 동기 루프는 "데이터가 디스크 드라이브 시스템에 기록되는 주파수를 제어하기 위한 장치 및 방법"으로 명명된 상호 참조된 특허 출원에 충분히 기술되고 개시되어 있다. 본 발명의 상기 디지털 데이터 위상 검출기는 상기 상호 참조된 특허 출원의 도 2의 데이터 디지털 위상 검출기(36)로서 사용될 수 있다.

도 2는 자기 매체로부터 판독된 전형적인 아날로그 신호의 보기이다. 하나 이상의 아날로그 대 디지털 컨버터에 의한 아날로그 신호의 샘플링 이전에, 상기 아날로그 신호는 Rb의 베이스라인값을 가지도록 처리되어 상기 샘플은 클록의 위상과 주파수가 데이터와 동일하다면 R1, Rb 또는 R2의 값을 가질 것이다. 상기 처리를 수행하는 하나의 장치는 "자기 저항성 헤드의 비선형 특성을 보상하기 위한 장치"로 명명된 상호 참조된 상기 특허 출원에 개시되어 있다.

디지털 위상 동기 루프를 사용하는 많은 시스템에서, 상기 클록은 디지털 샘플을 얻기 위해 아날로그 신호의 샘플링을 시작하는데 사용되는 상승 에지를 가지는 구형파이다.

도 2는 또한 각각 R2, R2, R1, R1, R2, R2, R1, R1, R2, R2, Rb, R1, R1, R2 및 R2의 값을 가진 S1, S2, S3, S4, S5, S6, S7, S8, S9, S10, S11, S12, S13, S14 및 S15의 시퀀스로 취해진 아날로그 파형의 15개 샘플을 도시한다.

2진수 1이 기록될 데이터 흐름 내에 발생될 때마다 자기 매체의 자계 내에 천이가 발생되도록 데이터를 엔코딩한다고 가정한다. 상기 아날로그 파형의 엔코딩된 2진수 비트의 시퀀스는 1, 0, 1, 0, 1, 0, 1, 0, 1, 0, 0, 1, 0, 1 및 0이 될 것이다.

도 1은 본 발명의 디지털 위상 검출기의 블록도를 도시한다. 각각의 클록 주기동안 생성된 디지털 샘플(S)은 저장을 위해 라인(53)을 통해 시프트 레지스터(15)에 제공된다. 시프트 레지스터(15)는 4개의 연속적 디지털 샘플의 값을 저장하기 위한 4개의 스테이지(Ya, Yb, Yc 및 Yd)를 가진다. 상기 시프트 레지스터(15)의 내용은 라인(54)상의 클록(A)의 매 사이클마다 평가기(16, 17, 18 및 19)에 이용된다. 클록(A)은 위상 동기 루프에 의해 제공된 클록을 절반으로 분할함으로써 얻어진다.

테이블 A는 시프트 레지스터(15)의 내용을 표시하고 어느 샘플이 연속적 클록 A 주기동안 평가될 것인가를 나타낸다.

테이블 A

클록 A주기	시프트 레지스터 15	평가기
클록 A주기	Ya	Yb	Yc	Yd	Yb	Yc
1	S2	S1			S1
2	S4	S3	S2	S1	S3	S2
3	S6	S5	S4	S3	S5	S4
4	S8	S7	S6	S5	S7	S6
5	S10	S9	S8	S7	S9	S8
6	S12	S11	S10	S9	S11	S10
7	S14	S13	S12	S11	S13	S12

테이블 A는 샘플이 시프트 레지스터(15)를 통해 시프팅되고 상기 샘플이 시프트 레지스터(15)내에 저장되는 시퀀스로 유효하게 평가되는 순서를 도시한다. 시프트 레지스터(15)의 각각의 스테이지는 다중 비트의 양 또는 음 2진수를 저장한다는 것에 유의해야 한다.

평가기(16, 17, 18 및 19)는 각각 버스(31, 32, 33 또는 34)를 통해 스테이지(Ya, Yb, Yc 또는 Yd)로부터 수신된 샘플에 대한 예측 값을 발생한다. 상기 예측 값은 상기 클록과 데이터의 위상과 주파수가 동일하다면 상기 샘플이 R1, Rb 또는 R2를 가지도록 하는 값이다. 2개 임계값(T1과 T2)은 레지스터(65와 66)에 각각 저장되고 버스(67과 68)를 통해 각각 평가기(16, 17, 18 및 19) 각각에 제공된다. 도 2는 임계값(T1)이 Rb와 R1의 값 사이의 값을 가지고 임계값(T2)이 Rb와 R2 사이의 값을 가지는 것을 나타낸다. 각각의 평가기(16, 17, 18 및 19)는 R1, Rb 및 R2로 표시된 3개 출력을 가지는데, 소정 클록 주기(A) 동안 하나의 출력은 하이(high)가 될 것이고 다른 2개의 출력은 로우(low)가 될 것이다.

도 4를 참조하면, 각각의 평가기(16, 17, 18 및 19)는 비교기(80과 81)와 NOR(82)로 구성되어진다. 비교기(80)는 시프트 레지스터(15)의 스테이지 Y로부터수신된 샘플값이 임계값(T1) 이상의 값을 가질 때만 하이가 될 R1로 표시된 출력을 발생한다. 비교기(81)는 시프트 레지스터(15)의 스테이지 Y로부터 수신된 샘플값이 임계값(T2) 미만의 값을 가질 때만 하이가 될 R2로 표시된 출력을 발생한다. NOR(82)는 R1과 R2로 표시된 출력이 둘다 로우, 즉 스테이지 Y의 샘플값이 임계값(T1)과 동일하거나 그 미만이고 임계값(T2)과 동일하거나 그 이상일 때만 하이가 될 Rb로 표시된 출력을 발생한다.

에러 검출기(20)는 버스(47)를 통해 가산기(22)에 제공되는 교정 신호를 단자(10)에서 발생한다. 상기 교정 신호는 상기 클록의 위상과 아날로그 신호로 엔코딩된 데이터의 위상 사이의 에러에 대한 진폭과 에러 방향을 나타낸다. 상기 교정 신호는 단자(0)에서 버스(32)를 통해 스테이지(Yb)에 저장된 샘플의 값으로부터 얻어진다. 상기 교정 신호의 부호는 스테이지(Yb)에 저장된 샘플이 상기 아날로그 신호로부터 얻어질 때 상기 아날로그 신호의 기울기로부터 얻어진다. 상기 기울기는 평가기(16, 17 및 18)의 상승된 출력에 의해 형성된 예측 값의 시퀀스로부터 결정된다. 상기 평가기(16, 17 및 18)로부터의 3개 신호는 버스(35, 36, 37, 38, 39, 40, 41, 42 및 43)를 통해 단자(1, 2, 3, 4, 5, 6, 7, 8 및 9)에서 각각 수신된다. Rb, R1 및 R2에 대한 값은 레지스터(57, 58 및 59)내에 저장되고 단자(11, 12 및 13)에서 버스(60, 61 및 62)를 통해 에러 검출기(20)에 제공된다.

에러 검출기(21)는 단자(10)에서 버스(48)를 통해 가산기(22)에 제공되는 교정 신호를 발생한다. 상기 교정 신호는 클록의 위상과 아날로그 신호로 엔코딩된 데이터의 위상 사이의 에러에 대한 크기와 방향을 나타낸다. 상기 교정 신호는 단자(0)에서 버스(33)를 통해 수신된 스테이지(Yc)내에 저장된 샘플값으로부터 얻어진다. 상기 교정 신호의 부호는 스테이지(Yb)에 저장된 샘플이 아날로그 신호로부터 얻어질 때 아날로그 신호의 기울기로부터 얻어진다. 상기 기울기는 평가기(17, 18 및 19)의 상승된 출력에 의해 형성된 예측 값의 시퀀스로부터 결정된다. 상기 평가기(17, 18 및 19)로부터의 3개 출력은 버스(38, 39, 40, 41, 42, 43, 44, 45 및 46)를 통해 각각 단자(1, 2, 3, 4, 5, 6, 7, 8 및 9)에서 수신된다. Rb, R1 및 R2에 대한 값은 레지스터(57, 58 및 59)에 저장되고, 단자(11, 12 및 13)에서 버스(60, 61 및 62)를 통해 각각 에러 검출기(21)에 제공된다.

도 5는 에러 검출기(20과 21)내에 포함된 로직을 도시한다. 도 3은 교정 신호를 발생하는데 사용될 수 있는 예측된 샘플값의 시퀀스, 각각의 시퀀스와 관련된 기울기, 각각의 시퀀스에 대한 엔코딩된 값, 각각의 시퀀스에 대해 테스트하는 도 5의 로직 엘리먼트 및 각각의 시퀀스에 대한 교정값을 발생하기 위한 공식을 도시하는 차트이다.

공통적으로 사용된 값은 R1에 대해 1, Rb에 대해 0 및 R2에 대해 -1이고, 도 3에서 이용된 것과 유사하고 에러 검출기(20과 21)의 동작과 동일하게 사용된다. 시퀀스 칼럼내의 0 1 1의 시퀀스는 스테이지(Ya)의 샘플에 대한 예측 값이 0이라는 것을 나타내고, 그러므로 평가기(16)의 출력(Rb)은 상승되며, 스테이지(Yb)의 샘플에 대한 예측 값은 1이고 그러므로 평가기(17)의 출력(R1)은 상승되며 및 스테이지(Yc)내의 샘플에 대한 예측 값은 1이고 그러므로 평가기(17)의 출력(R1)은 상승된다.

기울기 정보는 도 3의 시퀀스 칼럼에 리스트된 시퀀스로부터 얻어질 수 있다. 리스트되지 않는 시퀀스는 어떤 교정값에 대한 부호가 확실하게 결정되도록 아날로그 신호의 기울기를 유도하기 위해 충분한 정보가 제공되지 않기 때문에 0의 교정값은 이들 시퀀스에 대해 발생된다.

도 2를 참조하면, 클록의 위상이 데이터의 위상 보다 늦다면, 즉 클록이 느리게 진행한다면, 아날로그 파형은 왼쪽으로 시프팅될 것이다. 예를 들어 샘플(S2, S3, S4 및 S5)을 사용할 경우, 왼쪽으로의 시프트는 샘플(S4와 S5)에 대한 샘플값이 각각 R1과 R2보다 더욱 양이 되는 양의 기울기상에 있도록 하고 샘플(S4와 S5)에 대한 샘플값을 R1과 R2 보다 작은 양이 되는 음의 기울기상에 있도록 한다. 상기 교정값은 측정된 샘플값으로부터 예측된 샘플값(즉 상기 측정된 값에 대한 R1, Rb 또는 R2)을 공제함으로써 양의 기울기상에서 얻어지고, 예측된 샘플값(즉 상기 측정된 샘플값에 대한 R1, Rb 또는 R2)으로부터 측정된 샘플값을 공제함으로써 음의 기울기에서 얻어진다. 상기 얻어지는 교정값은 디지털 위상 동기 루프의 전압 제어 발진기가 주파수를 증가되도록 하는 양의 부호를 가질 것이고 그 결과 아날로그 신호를 오른쪽으로 효과적으로 시프팅시킨다.

거꾸로, 상기 클록의 위상이 데이터의 위상에 빠르면, 즉 상기 클록이 빠르게 진행한다면, 상기 아날로그 파형은 오른쪽으로 시프팅될 것이다. 예를 들어 상기 샘플(S2, S3, S4 및 S5)을 사용할 경우, 오른쪽으로의 시프트는 샘플(S4와 S5)에 대한 샘플값이 각각 R1과 R2보다 작게 양이 되는 양의 기울기상에 있도록 하고 샘플(S4와 S5)에 대한 샘플값을 R1과 R2 보다 더 많이 양이 되는 음의 기울기상에있도록 한다. 상기 교정값은 측정된 샘플값으로부터 예측된 샘플값(즉 상기 측정된 값을 위한 R1, Rb 또는 R2)을 공제함으로써 양의 기울기상에서 얻어지고 예측된 샘플값(즉 상기 측정된 샘플값을 위한 R1, Rb 또는 R2)으로부터 측정된 샘플값을 공제함으로써 음의 기울기에서 얻어진다. 상기 교정값은 디지털 위상 동기 루프의 전압 제어 발진기가 주파수를 감소시키도록 하는 음의 부호를 가질 것이고 그 결과 아날로그 신호를 왼쪽으로 효과적으로 시프팅시킨다.

상기 샘플은 양 또는 음의 수가 될 수 있고 상기 R2의 값은 일반적으로 음의 수가 된다.

도 3에 도시된 바와 같이, 음의 기울기를 가지는 모든 시퀀스에 대한 상기 측정된 샘플값(Y)은 전압 제어 발진기에 대한 교정값을 얻기 위해 Ya Yb Yc의 시퀀스에 대한 예측된 값(Yb)으로부터 또는 Yb Yc Yd의 시퀀스에 대한 예측 값Yc로부터 공제된다. 양의 기울기를 가지는 모든 시퀀스에 대한 방식과 같이, Ya Yb Yc의 시퀀스에 대한 예측 값 Yb 또는 Yb Yc Yd의 시퀀스에 대한 예측된 값Yc은 전압 제어 발진기에 대한 교정값을 얻기 위해 상기 측정된 샘플값(Y)으로부터 공제된다.

R1은 양수이고, Rb는 제로와 동일하며 R2는 음의 수인 경우, 측정된 샘플값(Y)에 대한 교정값의 크기와 부호를 얻는 계산은 다음과 같다. 즉, 기울기가 양이고 상기 예측된 값이 R1이면 Y - R1이고; 상기 기울기가 양이고 상기 예측된 값이 R2이면 Y - R2이고; 상기 기울기가 양이고 상기 예측된 값이 Rb이면 Y - Rb이고; 상기 기울기가 음이고 상기 예측된 값이 R1이면 R1 - Y이고; 상기 기울기가 음이고 상기 예측된 값이 R2이면 R2 - Y이며; 그리고 상기 기울기가 음이고 상기 예측된 값이 Rb이면 Rb - Y이다.

도 5를 참조하면, 에러 검출기(21)의 로직은 Rb = 0, R1= 1 및 R2 = -1을 사용하여 도 3에 제시된 주요 문제와 관련하여 개시될 것이다. 에러 검출기(20)는 에러 검출기(20)의 동작이 단자(0 - 9)에서의 입력의 소스를 제외하면 에러 검출기(21)의 동작과 동일하기 때문에 논의되지 않는다.

상승 출력은 1로서 나타낼 것이고 로우 출력은 0으로서 나타낼 것이다. 상기 각각의 평가기에 의해 발생된 예측된 값은 다음과 같은 진리표에서 설명된 바와 같이 2개 비트(M과 L)로 엔코딩된다:

진리표 1

	M	L
R1 (1)	1	1
Rb (0)	0	1
R2 (-1)	0	0

상기 엔코딩은 기울기를 결정하는데 사용된 각각의 평가기에 대해 비트(M)으로서 출력(R1)과 비트(L)로서 R2의 반전 출력을 사용함으로써 그리고 유효한 교정값을 제공하기 위한 유효 시퀀스가 시프트 레지스터(15)의 스테이지(Yb, Yc 및 Yd)에 제공된다면 달성된다. 인버터(102)는 에러 검출기(21)의 단자(3)에서 나타나는 평가기(17)로부터의 R2 출력을 반전시킨다. 인버터(107)는 에러 검출기(21)의 단자에 나타나는 평가기(19)로부터의 R2 출력을 반전시킨다.

시퀀스의 기울기와 상기 시퀀스가 유효 시퀀스인지를 결정하기 위해 시퀀스의 제 1 및 제 3 샘플값을 조사하는 것만이 필요하다. 도 3을 참조하면, 상기 엔코딩된 칼럼은 상기 제 1 예측 값(Yd)에 대한 비트(Md와 Ld)에 대해 엔코딩된 값과상기 시퀀스 칼럼내에 나열된 각각의 시퀀스에 대한 Mb와 Lb에 대해 엔코딩된 값을 나타낸다. 음의 기울기에 있을 때만, Mb의 값은 0이 될 것이고 Ld의 값은 1이 된다. 도 5를 참조하면, 상기 기울기는 기울기가 양일 때 라인(130)에서 1의 출력이 되고 기울기가 음일 때 0의 출력값을 가지게 되도록 OR(110)에 의해 결정된다.

인버터(100, 103, 105 및 108)와 NOR(101, 104, 106 및 109)는 도 3의 시퀀스 칼럼에 도시된 시퀀스가 라인(131)상에 1을 제공하게 되도록 처리될 때만 OR(111)에 1을 제공하게 될 검출기를 형성한다.

검출기(18)에 의해 결정된 바와 같은 상기 예측된 값(Yc)은 버스(132)상에 제공된다. 평가기(18)로부터의 단자(4)에서 수신된 R1 출력이 1이라면 전송 게이트(112)는 레지스터(R1)로부터 단자(12)에서 1의 값(R1)을 버스(132)상에 전달할 것이다. 전송 게이트(115)는 평가기(18)로부터 단자(5)에서 수신된 상기 Rb 출력이 1이라면 레지스터(Rb)로부터 단자(13)에서 -1의 값(R2)을 버스(132)상에 전달할 것이다. 전송 게이트(119)는 평가기(18)로부터 단자(6)에서 수신된 상기 R2 출력이 1이라면 레지스터(R2)로부터 단자(13)에서 -1의 값(R2)을 버스(132)상에 전달할 것이다. 그러므로 상기 적절한 예측된 값은 상기 교정값의 계산을 위해 버스(132)상에 제공될 것이다. 상기 시프트 레지스터(15)의 스테이지(Yc)에 저장되는 샘플 값(Y)은 단자(0)의 버스(33)로부터 디코더(21)내의 버스(135)에 전송된다.

OR(110)의 출력이 1(양의 기울기)이라면 상기 버스(135)상의 샘플값(Y)은 버스(133)상의 전송 게이트(114)를 통해 공제기(123)의 입력(A)에 전달되고 버스(132)상의 상기 예측된 값은 버스(134)상의 전송 게이트(116)를 통해공제기(123)의 입력(B)에 전달된다. 상기 OR(110)의 출력이 0(음의 기울기)일 때 버스(135)상의 샘플값은 버스(134)상의 전송 게이트(121)를 통해 공제기(123)의 입력(B)에 전달되고 버스(132)상의 상기 예측된 값은 버스(133)상의 전송 게이트(120)를 통해 공제기(123)의 입력(A)에 전달된다.

공제기(123)는 A-B의 기능을 수행한다. 공제기(123)의 입력 A와 입력 B에서 수신되는 상기 디지털값은 시퀀스의 기울기에 의해 결정되고 그 결과 도 3의 교정 계산 칼럼에 도시된 교정 계산이 수행될 수 있다.

공제기(123)의 출력에 제공된 교정값의 6개의 2진수 비트의 각각은 AND(140-145) 중 하나에 접속된다. OR(111)의 출력이 1일 때(이는 유효 시퀀스를 나타냄), AND(104-145)의 출력은 공제기(123)의 교정값과 동일하게 된다. OR(111)의 출력이 0일 때(이는 무효 시퀀스를 나타냄), AND(140-145)의 출력은 제로와 동일한 교정값이 될 것이다. 상기 AND(140-145)의 출력은 단자(10)에서 에러 검출기(20)로 나가는 버스(136)에 접속되고 버스(47)를 통해 가산기(22)로 이어진다. 유사한 방식으로, 각 동작 주기동안 에러 검출기(21)는 버스(48)상의 교정값을 가산기(22)에 제공할 것이다. 에러 검출기(20)의 공제기(123)가 6개의 2진수 비트를 포함하는 출력을 가지는 것으로 도시되었지만, 공제기(123)의 출력내의 2진수 비트의 수는 6개로 제한되지 않고 오히려 설계자의 특정 요구에 부합되도록 본 발명의 특정 실시예의 설계자에 의해 한정될 것이라는 것은 당업자에 의해 잘 이해될 것이다.

가산기(22)는 전체 교정값을 형성하기 위해 2개 교정값을 서로 대수적으로 가산하고 상기 전압 제어 발진기의 위상을 제어하도록 상기 위상 동기 루프에 사용하기 위해 버스(49)상에 상기 전체 교정값을 위치시킨다.

효과적으로 상기 디지털 위상 검출기는 한 클록 주기 걸러 전체 교정값을 제공하여 클록 주파수에서 발생되는 각각의 샘플로부터 위상 정보를 유도하는 동안 상기 디지털 위상 검출기가 클록 주파수의 절반부에서 동작하도록 한다.

본 명세서에 기술된 에러 검출기(21)내에 포함된 바람직한 로직 외에 상기 시퀀스의 기울기와 유효성을 검출하기 위해 설계될 수 있는 많은 로직 구성이 있다.

이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims

클록 주파수를 가지는 클록에 대해 응답하여 아날로그 신호로부터 발생된 디지털 샘플 시퀀스를 수신하기 위한 디지털 위상 검출기에 있어서,

상기 디지털 위상 검출기의 각 사이클 동안 4개의 각각의 스테이지(Ya, Yb, Yc, Yd)에서 상기 디지털 샘플 시퀀스로부터 제 1, 제 2, 제 3 및 제 4 디지털 샘플 시퀀스를 저장하기 위한 저장 수단과; 및

상기 저장 수단에 연결되며, 동시에 발생되는 제 1 및 제 2 교정값의 대수합으로부터 전체 교정값을 발생시키는 교정 수단을 포함하며,

상기 제 1 교정값은 상기 제 2 디지털 샘플로부터 발생되며, 상기 제 2교정값은 상기 제 3 디지털 샘플로부터 발생되어 상기 디지털 위상 검출기가 상기 클록 주파수의 절반 주파수와 동일한 주파수에서 동작하도록 하는 것을 특징으로 하는 디지털 위상 검출기.
제 1항에 있어서, 상기 저장 수단은 클록 사이클 동안 상기 전체 교정값의 발생 후에 상기 디지털 샘플 시퀀스로부터 제 5 및 제 6 디지털 샘플을 수신하고 저장하며, 상기 제 5 및 제 6 디지털 샘플은 상기 디지털 샘플 시퀀스내의 상기 제 1, 제 2, 제 3 및 제 4 디지털 샘플에 후속하며, 상기 제 5 및 제 6 디지털 샘플이 상기 저장 수단에 저장된 후에:

발생된 상기 제 3 디지털 샘플은 상기 저장 수단의 제 1스테이지(Yd)에 저장되며, 발생된 상기 제 4 디지털 샘플은 상기 저장 수단의 제 2스테이지(Yc)에 저장되며, 발생된 상기 제 5 디지털 샘플은 상기 저장 수단의 제 3스테이지(Yb)에 저장되며, 발생된 상기 제 6 디지털 샘플은 상기 저장 수단의 제 4스테이지(Ya)에 저장되며,

상기 디지털 위상 검출기는 상기 제 1 교정값 또는 상기 제 2 교정값을 제공하기 위해 상기 디지털 샘플 시퀀스의 각각의 디지털 샘플을 평가하는 것을 특징으로 하는 디지털 위상 검출기.
제 1항 또는 2항에 있어서, 상기 교정 수단은:

상기 저장 수단에 저장된 상기 제 1, 제 2, 제 3 및 제 4 디지털 샘플의 함수로서 제어 신호를 발생시키는 제어 수단; 및

상기 제어 신호와 상기 저장 수단 내에 저장된 상기 제 2 및 제 3 디지털 샘플에 대한 응답으로 상기 제 1 교정값과 상기 제 2 교정값을 발생시키는 위상 검출 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 3항에 있어서, 상기 위상 검출 수단은:

상기 제 2 디지털 샘플로부터 예측된 제 2 디지털 샘플 및 상기 제 3 디지털 샘플로부터 예측된 제 3 디지털 샘플을 발생시키는 제 3 수단; 및

상기 제어 수단에 의해 발생된 상기 제어 신호에 대한 응답으로, 상기 제 2 디지털 샘플 및 상기 예측된 제 2 디지털 샘플로부터 상기 제 1 교정값을 발생시키며 상기 제 3 디지털 샘플과 상기 예측된 제 3 디지털 샘플로부터 상기 제 2 교정값을 발생하기 위한 제 4 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 3항에 있어서, 상기 제어 수단은:

상기 제 1, 제 2 및 제 3 디지털 샘플의 함수로서 제 1 기울기 신호와 제 1 유효 시퀀스 신호를 발생시키는 제 1 수단; 및

상기 제 2, 제 3 및 제 4 디지털 샘플의 함수로서 제 2 기울기 신호와 제 2 유효 시퀀스 신호를 발생시키는 제 2 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 5항에 있어서, 상기 위상 검출 수단은:

상기 제 1 기울기 신호에 응답하여 상기 제 2 디지털 샘플과 예측된 제 2 디지털 샘플로부터 제 1 중간 교정값을 발생시키고, 상기 제 2 기울기 신호에 응답하여 상기 제 3 디지털 샘플과 예측된 제 3 디지털 샘플로부터 제 2 중간 교정값을 발생시키는 제 4 수단;

제 3 교정값을 발생시키는 제 5 수단; 및

상기 제 1 유효 시퀀스 신호에 응답하여 상기 제 1 교정값으로서 상기 제 1 중간 교정값 또는 상기 제 3 교정값을 선택하며, 상기 제 2 유효 시퀀스 신호에 응답하여 상기 제 2 교정값으로서 상기 제 2 중간 교정값 또는 상기 제 3 교정값을선택하는 제 6 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 3항에 있어서, 상기 디지털 위상 검출기는:

상기 아날로그 신호로 엔코딩된 데이터가 상기 클록 주파수와 동상일 때 디지털 샘플에 대해 예측되는 값인 디지털 값(Rb)을 저장하는 제 1 레지스터;

상기 아날로그 신호로 엔코딩된 데이터가 상기 클록 주파수와 동상일 때 발생된 디지털 샘플에 대해 예측되는 값인 디지털 값(R1)을 저장하는 제 2 레지스터;

상기 아날로그 신호로 엔코딩된 데이터가 상기 클록 주파수와 동상일 때 발생된 디지털 샘플에 대해 예측되는 값인 디지털 값(R2)을 저장하는 제 3 레지스터;

R1 > T1 > Rb인 제 1 디지털 임계값(T1)을 저장하는 제 4 레지스터; 및

Rb > T2 > R2인 제 2 디지털 임계값(T2)을 저장하는 제 5 레지스터를 더 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 7항에 있어서, 상기 제 3 수단은:

상기 제 2 디지털 샘플(S2)의 함수로서 상기 제 1 예측된 값으로서, T1 > S2 > T2일 때 상기 값(Rb)을 선택하며, S2 > T1일 때 상기 값(R1)을 선택하고 및 S2 < T2일 때 상기 값(R2)을 선택하는 제 1 선택 수단; 및

상기 제 3 디지털 샘플(S3)의 함수로서 상기 제 2 예측된 값으로서, T1 > S3 > T2일 때 상기 값(Rb을 선택하며, S3 > T1일 때 상기 값(R1)을 선택하고 및 S3 < T2일 때 상기 값(R2)을 선택하는 제 2 선택 수단을 포함하는 것을 특징으로 하는디지털 위상 검출기.
제 7항에 있어서, 상기 제어 수단은:

상기 저장 수단 내에 저장된 각각의 디지털 샘플(S)에 대해 S > T1일 때 제 1 신호를 발생시키며, S < T2일 때 제 2 신호는 발생시키고 T1 < S > T2일 때 제 3 신호를 발생시키는 평가기 수단;

상기 제 2 디지털 샘플이 상기 아날로그 신호 및 상기 제 1 중간 교정값의 유효성을 표시하는 상기 제 1 유효 시퀀스 신호로부터 발생될 때, 상기 저장 수단에 저장된 상기 제 1 및 제 3 디지털 샘플에 대한 상기 평가기의 상기 제 1, 제 2 및 제 3 신호로부터, 상기 아날로그 신호의 기울기를 나타내는 제 1 기울기 신호를 발생시키는 제 1 발생 수단; 및

상기 제 3 디지털 샘플이 상기 아날로그 신호 및 상기 제 2 중간 교정값의 유효성을 표시하는 상기 제 2 유효 시퀀스 신호로부터 발생될 때, 상기 저장 수단에 저장된 상기 제 2 및 제 4 디지털 샘플에 대한 상기 평가기의 상기 제 1, 제 2 및 제 3 신호로부터, 상기 아날로그 신호의 기울기를 나타내는 제 2 기울기 신호를 발생시키는 제 2 발생 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.
제 9항에 있어서,

상기 제 1 발생 수단은:

상기 저장 수단 내에 저장된 상기 제 1 디지털 샘플에 대하여 상기 평가기에 의해 발생된 상기 제 1 및 제 2 신호를 첫 번째 2비트 코드로 엔코딩하고, 상기 저장 수단 내에 저장된 상기 제 3 디지털 샘플에 대하여 상기 평가기에 의해 발생된 상기 제 1 및 제 2 신호를 두 번째 2비트 코드로 엔코딩하는 제 1 엔코딩 수단; 및

상기 제 1 엔코딩 수단에 의해 발생된 상기 첫 번째 2비트 코드와 상기 두 번째 2비트 코드의 함수로서 상기 제 1 기울기 신호와 상기 제 1 유효 시퀀스 신호를 발생시키는 제 1 디코딩 수단을 포함하며,

상기 제 2 발생 수단은:

상기 저장 수단 내에 저장된 상기 제 2 디지털 샘플에 대하여 상기 평가기에 의해 발생된 상기 제 1 및 제 2 신호를 첫 번째 2비트 코드로 엔코딩하고, 상기 저장 수단 내에 저장된 상기 제 4 디지털 샘플에 대하여 상기 평가기에 의해 발생된 상기 제 1 및 제 2 신호를 두 번째 2비트 코드로 엔코딩하는 제 2 엔코딩 수단; 및

상기 제 2 엔코딩 수단에 의해 발생된 상기 첫 번째 2비트 코드와 상기 두 번째 2비트 코드의 함수로서 상기 제 2 기울기 신호와 상기 제 2 유효 시퀀스 신호를 발생시키는 제 2 디코딩 수단을 포함하는 것을 특징으로 하는 디지털 위상 검출기.