JP2927278B2 - 不連続信号内挿回路 - Google Patents
不連続信号内挿回路Info
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- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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-
- G—PHYSICS
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は信号内挿回路に関
し、特に信号が位相信号のように不連続点を有する場合
の信号内挿回路に関する。
し、特に信号が位相信号のように不連続点を有する場合
の信号内挿回路に関する。
【０００２】
【従来の技術】従来の信号内挿回路は、例えば図７に示
すように、ｎ段のシフトレジスタ１−１，１−２，…，
１−ｎと内挿回路２’で構成されていた。
すように、ｎ段のシフトレジスタ１−１，１−２，…，
１−ｎと内挿回路２’で構成されていた。
【０００３】サンプリングされた信号列は、シフトレジ
スタ１−１〜１−ｎに入力される。このときのシフトレ
ジスタ段数ｎは、内挿の方式によってかわる。シフトレ
ジスタ１−１〜１−ｎの各段の出力は内挿回路２’に入
力され、内挿処理された後内挿された信号が出力され
る。
スタ１−１〜１−ｎに入力される。このときのシフトレ
ジスタ段数ｎは、内挿の方式によってかわる。シフトレ
ジスタ１−１〜１−ｎの各段の出力は内挿回路２’に入
力され、内挿処理された後内挿された信号が出力され
る。
【０００４】
【発明が解決しようとする課題】入力信号が、２次元面
上を移動する信号の位相情報のような場合、通常その表
現域は０から２πの範囲内に限定される。このとき、信
号が実際には連続的に変化している場合でも、位相信号
としては０と２πの間で不連続に変化することになる。
この様子を図８に示す。サンプリングされた入力信号を
丸印で表す。このような場合、上記の従来の方法で内挿
した信号は、図に×印で示すように正しく内挿すること
ができない。
上を移動する信号の位相情報のような場合、通常その表
現域は０から２πの範囲内に限定される。このとき、信
号が実際には連続的に変化している場合でも、位相信号
としては０と２πの間で不連続に変化することになる。
この様子を図８に示す。サンプリングされた入力信号を
丸印で表す。このような場合、上記の従来の方法で内挿
した信号は、図に×印で示すように正しく内挿すること
ができない。
【０００５】位相信号の表現域を大きくすることにより
この問題を回避することも可能だが、入力信号の長さが
長い場合には表現域をそれに応じて大きくしていくこと
が必要となり、回路規模が大きくなっていってしまう。
また、入力信号長が有限でない場合にはこの方法では対
応できない。
この問題を回避することも可能だが、入力信号の長さが
長い場合には表現域をそれに応じて大きくしていくこと
が必要となり、回路規模が大きくなっていってしまう。
また、入力信号長が有限でない場合にはこの方法では対
応できない。
【０００６】本発明の目的は、入力信号が不連続点を持
つ場合、例えば、位相信号のように０−２πの間を位相
が遷移する際に不連続となる場合でも、その間の信号を
正しく内挿する不連続信号内挿回路を提供することにあ
る。
つ場合、例えば、位相信号のように０−２πの間を位相
が遷移する際に不連続となる場合でも、その間の信号を
正しく内挿する不連続信号内挿回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の不連続信号内挿
回路は、有限の表現範囲を持つ信号を入力信号とし、入
力信号をｎクロック分（ｎは２以上の整数）蓄積する第
１のｎ段のシフトレジスタと、前記入力信号と前記第１
のｎ段のシフトレジスタの初段出力を入力とし、両者の
間に不連続のあることを検出し、その不連続が前記表現
範囲の最小値から最大値への方向の場合には“正”を示
す信号を、最大値から最小値への方向の場合には“負”
を示す信号を出力する不連続検出器と、ゼロを入力する
第２のｎ段のシフトレジスタと、前記第２のｎ段のシフ
トレジスタの各段の間および最終段出力後に位置し、前
記第２のｎ段のシフトレジスタの各段の出力を入力と
し、前記不連続検出器の出力が“正”を示す信号の場合
は前記入力に前記表現範囲最大値と最小値の差を加算
し、前記不連続検出器の出力が“負”を示す信号の場合
は前記入力から前記表現範囲最大値と最小値の差を減算
し、演算結果を、第２のｎ段のシフトレジスタの最終段
出力後に位置するものを除いて前記第２のｎ段のシフト
レジスタの各段の次段に出力するｎ個の加算器と、前記
第１のｎ段のシフトレジスタのｋ段目の出力と、前記ｎ
個の加算器のｋ（ｋ＝１，２，…，ｎ）番目の出力とを
入力し、両者を加算し、加算したｎ個の信号を内挿する
内挿回路を有する。
回路は、有限の表現範囲を持つ信号を入力信号とし、入
力信号をｎクロック分（ｎは２以上の整数）蓄積する第
１のｎ段のシフトレジスタと、前記入力信号と前記第１
のｎ段のシフトレジスタの初段出力を入力とし、両者の
間に不連続のあることを検出し、その不連続が前記表現
範囲の最小値から最大値への方向の場合には“正”を示
す信号を、最大値から最小値への方向の場合には“負”
を示す信号を出力する不連続検出器と、ゼロを入力する
第２のｎ段のシフトレジスタと、前記第２のｎ段のシフ
トレジスタの各段の間および最終段出力後に位置し、前
記第２のｎ段のシフトレジスタの各段の出力を入力と
し、前記不連続検出器の出力が“正”を示す信号の場合
は前記入力に前記表現範囲最大値と最小値の差を加算
し、前記不連続検出器の出力が“負”を示す信号の場合
は前記入力から前記表現範囲最大値と最小値の差を減算
し、演算結果を、第２のｎ段のシフトレジスタの最終段
出力後に位置するものを除いて前記第２のｎ段のシフト
レジスタの各段の次段に出力するｎ個の加算器と、前記
第１のｎ段のシフトレジスタのｋ段目の出力と、前記ｎ
個の加算器のｋ（ｋ＝１，２，…，ｎ）番目の出力とを
入力し、両者を加算し、加算したｎ個の信号を内挿する
内挿回路を有する。
【０００８】入力する不連続信号として、表現範囲を０
〜２πとする位相信号を考える。
〜２πとする位相信号を考える。
【０００９】位相信号が０−２πの間を遷移するのを検
出し、遷移の方向に従ってそれぞれ以下のような処理を
行う。
出し、遷移の方向に従ってそれぞれ以下のような処理を
行う。
【００１０】０→２πのとき：シフトレジスタに蓄積さ
れている信号に２πを加える。
れている信号に２πを加える。
【００１１】２π→０のとき：シフトレジスタに蓄積さ
れている信号から２πを引く。
れている信号から２πを引く。
【００１２】それぞれの遷移検出の判断基準は、例え
ば、以下のようにすることができる。
ば、以下のようにすることができる。
【００１３】０→２π：位相θが、０≦θ＜π→ ３π
／２≦θ＜２πと遷移したとき。 ２π→０：位相θが、π≦θ＜２π→０≦θ＜π／２
と遷移したとき。
／２≦θ＜２πと遷移したとき。 ２π→０：位相θが、π≦θ＜２π→０≦θ＜π／２
と遷移したとき。
【００１４】これにともない、位相の表現範囲は−πか
ら３πまでに拡大する必要がある。
ら３πまでに拡大する必要がある。
【００１５】図６のように、位相の不連続を検出した時
点で、それ以前のデータを２πだけシフトさせるため、
内挿に使用されるデータの位相の連続性が保持される。
そのため、正しい内挿結果を得ることができる。
点で、それ以前のデータを２πだけシフトさせるため、
内挿に使用されるデータの位相の連続性が保持される。
そのため、正しい内挿結果を得ることができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１を参照すると、本発明の一実施形態の
信号内挿回路はシフトレジスタ１−１，１−２，…，１
−ｎと、内挿回路２と、不連続検出器３と、シフトレジ
スタ４−１，４−２，…，４−ｎと、加算器５−１，５
−２，…，５−ｎで構成されている。
信号内挿回路はシフトレジスタ１−１，１−２，…，１
−ｎと、内挿回路２と、不連続検出器３と、シフトレジ
スタ４−１，４−２，…，４−ｎと、加算器５−１，５
−２，…，５−ｎで構成されている。
【００１８】入力位相信号は、０以上２π未満の表現域
を持つものとし、シフトレジスタ（下位側シフトレジス
タと呼ぶ）１−１に入力されると同時に不連続検出器３
に入力される。不連続検出器３では、この信号と、下位
側シフトレジスタ１−１でサンプルクロック分遅延され
た信号を比較し、位相の不連続性を検出し、そのときの
位相の遷移が、０→２πのときは２πを出力し、２π→
０のときは−２πを出力する。また、不連続が検出され
ない場合は０を出力する。この不連続検出器３の出力
は、“０”を入力するもう１列のシフトレジスタ（上位
側シフトレジスタと呼ぶ）４−１〜４−ｎ各段の出力に
加算器５−１〜５−ｎにて加算される。この上位側シフ
トレジスタ４−１〜４−ｎは、±２π及び０を表現でき
ればよく、下位側シフトレジスタ１−１〜１−ｎの上位
ビットを表現するためのものである。内挿回路２は、下
位側シフトレジスタ１−１〜１−ｎの各段出力の上位ビ
ットとして加算器５−１〜５−ｎの各出力をも入力し、
内挿の演算に用いる。
を持つものとし、シフトレジスタ（下位側シフトレジス
タと呼ぶ）１−１に入力されると同時に不連続検出器３
に入力される。不連続検出器３では、この信号と、下位
側シフトレジスタ１−１でサンプルクロック分遅延され
た信号を比較し、位相の不連続性を検出し、そのときの
位相の遷移が、０→２πのときは２πを出力し、２π→
０のときは−２πを出力する。また、不連続が検出され
ない場合は０を出力する。この不連続検出器３の出力
は、“０”を入力するもう１列のシフトレジスタ（上位
側シフトレジスタと呼ぶ）４−１〜４−ｎ各段の出力に
加算器５−１〜５−ｎにて加算される。この上位側シフ
トレジスタ４−１〜４−ｎは、±２π及び０を表現でき
ればよく、下位側シフトレジスタ１−１〜１−ｎの上位
ビットを表現するためのものである。内挿回路２は、下
位側シフトレジスタ１−１〜１−ｎの各段出力の上位ビ
ットとして加算器５−１〜５−ｎの各出力をも入力し、
内挿の演算に用いる。
【００１９】次に、本実施形態の動作について図２を参
照して説明する。
照して説明する。
【００２０】図２は、下位側シフトレジスタの各入力値
の時間変化を表している。図中の黒丸●がｋ段目の下位
側シフトレジスタへの入力値を表している。時刻Ｔ2か
ら時刻Ｔ3にかけて位相の不連続が発生している。この
不連続の判断基準はいろいろ考えられるが、一例として
は以下のような方法が考えられる。
の時間変化を表している。図中の黒丸●がｋ段目の下位
側シフトレジスタへの入力値を表している。時刻Ｔ2か
ら時刻Ｔ3にかけて位相の不連続が発生している。この
不連続の判断基準はいろいろ考えられるが、一例として
は以下のような方法が考えられる。
【００２１】０→２π：位相θが、０≦θ＜π →３π
／２≦θ＜２πと遷移したとき。
／２≦θ＜２πと遷移したとき。
【００２２】２π→０：位相θが、π≦θ＜２π→０≦
θ＜π／２ と遷移したとき。 図のような不連続では、信号が２πから０に遷移してい
るので、不連続検出器３は−２πを加算器５−１〜５−
ｎに出力する。すると上位側シフトレジスタ４−１〜４
−ｎの出力に−２πが加算される。その結果、加算器５
−ｋの出力と下位側シフトレジスタ１−ｋ（ｋ＝１、
２、・・、ｎ）の出力の合計は、図中の白丸○で表した
点になり、信号の連続性が得られているのがわかる。し
たがって、これらの不連続性を除去した信号を用いて内
挿を行うことにより、正しい内挿信号を得ることができ
る。
θ＜π／２ と遷移したとき。 図のような不連続では、信号が２πから０に遷移してい
るので、不連続検出器３は−２πを加算器５−１〜５−
ｎに出力する。すると上位側シフトレジスタ４−１〜４
−ｎの出力に−２πが加算される。その結果、加算器５
−ｋの出力と下位側シフトレジスタ１−ｋ（ｋ＝１、
２、・・、ｎ）の出力の合計は、図中の白丸○で表した
点になり、信号の連続性が得られているのがわかる。し
たがって、これらの不連続性を除去した信号を用いて内
挿を行うことにより、正しい内挿信号を得ることができ
る。
【００２３】図３に、不連続検出器３と上位側・下位側
シフトレジスタ及び加算器の構成例を示す。
シフトレジスタ及び加算器の構成例を示す。
【００２４】信号は、デジタル化されたデータ列とす
る。入力位相信号は、０〜２πの区間を０００・・０〜
１１１・・１のように表現する。
る。入力位相信号は、０〜２πの区間を０００・・０〜
１１１・・１のように表現する。
【００２５】不連続検出器３は、図に示したように入力
位相信号の上位２ビットと初段の下位側シフトレジスタ
１−１の最上位ビットを入力とし、以下のように動作す
る。 Ａ．入力位相信号の上位２ビットがともに“０”で、下
位側シフトレジスタ１−１の最上位ビットが１のとき
“１１”を出力 Ｂ．入力位相信号の上位２ビットがともに“１”で、下
位側シフトレジスタ１−１の最上位ビットが“０”のと
き“０１”を出力 Ａの条件は、入力位相信号θが、π≦θ＜２π→０≦θ
＜π／２と遷移する場合に相当し、Ｂの条件は、入力位
相信号θが、０≦θ＜π→３π／２≦θ＜２πと遷移す
る場合に相当する。また、出力値は、２ビットの２の補
数表現とし、“０１”は２πに、“１１”は−２πに相
当する。
位相信号の上位２ビットと初段の下位側シフトレジスタ
１−１の最上位ビットを入力とし、以下のように動作す
る。 Ａ．入力位相信号の上位２ビットがともに“０”で、下
位側シフトレジスタ１−１の最上位ビットが１のとき
“１１”を出力 Ｂ．入力位相信号の上位２ビットがともに“１”で、下
位側シフトレジスタ１−１の最上位ビットが“０”のと
き“０１”を出力 Ａの条件は、入力位相信号θが、π≦θ＜２π→０≦θ
＜π／２と遷移する場合に相当し、Ｂの条件は、入力位
相信号θが、０≦θ＜π→３π／２≦θ＜２πと遷移す
る場合に相当する。また、出力値は、２ビットの２の補
数表現とし、“０１”は２πに、“１１”は−２πに相
当する。
【００２６】上位側シフトレジスタ４−１〜４−ｎの出
力は通常“００”となっているが、位相の不連続が検出
されたときは、以上のようにして、シフトレジスタ出力
の全段が、すなわちその時刻より前に入力した全ての蓄
積されている信号が“０１”または“１１”となる。
力は通常“００”となっているが、位相の不連続が検出
されたときは、以上のようにして、シフトレジスタ出力
の全段が、すなわちその時刻より前に入力した全ての蓄
積されている信号が“０１”または“１１”となる。
【００２７】入力データ列として、図４（１）のような
ものを考える。これらのデジタル値が表現している位相
としての値をその右に示した。４番目の入力信号のとこ
ろで不連続となっているのがわかる。
ものを考える。これらのデジタル値が表現している位相
としての値をその右に示した。４番目の入力信号のとこ
ろで不連続となっているのがわかる。
【００２８】図４（２）に、この入力データのうち、４
番目の信号が入力した時点での上位側・下位側シフトレ
ジスタの入力値を示す。４番目のデータ“００００１
０”が入力した時点で、不連続検出器３が“１１”を出
力するので、上位側シフトレジスタの値は２段目入力以
降は全て“１１”になる。この上位側と下位側を繋いで
２の補数として読んだ値をその右に示す。不連続が解消
され連続的な信号列となっているのがわかる。
番目の信号が入力した時点での上位側・下位側シフトレ
ジスタの入力値を示す。４番目のデータ“００００１
０”が入力した時点で、不連続検出器３が“１１”を出
力するので、上位側シフトレジスタの値は２段目入力以
降は全て“１１”になる。この上位側と下位側を繋いで
２の補数として読んだ値をその右に示す。不連続が解消
され連続的な信号列となっているのがわかる。
【００２９】図５（１）、（２）には、入力データ列が
逆の順番で入力したときの様子を同様に示した。やは
り、不連続な入力データが連続的な信号列に変換されて
いるのがわかる。
逆の順番で入力したときの様子を同様に示した。やは
り、不連続な入力データが連続的な信号列に変換されて
いるのがわかる。
【００３０】
【発明の効果】以上説明したように本発明は、入力信号
の不連続性を検出し、蓄積されているそれ以前のデータ
にオフセット値を加えることによって連続性が保たれる
ようにしたことにより、入力する位相情報を表現した信
号が不連続に変化する場合でも、その不連続性を補正
し、その間のデータを正しく内挿することができる。
の不連続性を検出し、蓄積されているそれ以前のデータ
にオフセット値を加えることによって連続性が保たれる
ようにしたことにより、入力する位相情報を表現した信
号が不連続に変化する場合でも、その不連続性を補正
し、その間のデータを正しく内挿することができる。
【図１】本発明の一実施形態の不連続信号内挿回路のブ
ロック図である。
ロック図である。
【図２】図１の実施形態の動作説明図である。
【図３】下位側シフトレジスタ１−１、不連続検出器
３、上位側シフトレジスタ４−１、加算器５−１の具体
例回路例を示す図である。
３、上位側シフトレジスタ４−１、加算器５−１の具体
例回路例を示す図である。
【図４】図１の実施形態の具体的動作説明図である。
【図５】図１の実施形態の具体的動作説明図である。
【図６】本発明の原理を説明する図である。
【図７】従来例のブロック図である。
【図８】図７の従来例の動作説明図である。
１−１〜１−ｎ シフトレジスタ（下位側シフトレジ
スタ） ２ 内挿回路 ３ 不連続検出器 ４−１〜４−ｎ シフトレジスタ（上位側シフトレジ
スタ） ５−１〜５−ｎ 加算器
スタ） ２ 内挿回路 ３ 不連続検出器 ４−１〜４−ｎ シフトレジスタ（上位側シフトレジ
スタ） ５−１〜５−ｎ 加算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/17 H03H 17/00 621 H03H 17/02 661 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 有限の表現範囲を持つ信号を入力信号と
し、前記入力信号をｎクロック分（ｎは２以上の整数）
蓄積する第１のｎ段のシフトレジスタと、 前記入力信号と前記第１のｎ段のシフトレジスタの初段
出力を入力とし、両者の間に不連続のあることを検出
し、その不連続が前記表現範囲の最小値から最大値への
方向の場合には“正”を示す信号を、最大値から最小値
への方向の場合には“負”を示す信号を出力する不連続
検出器と、 ゼロを入力する第２のｎ段のシフトレジスタと、 前記第２のｎ段のシフトレジスタの各段の間および最終
段出力後に位置し、前記第２のｎ段のシフトレジスタの
各段の出力を入力とし、前記不連続検出器の出力が
“正”を示す信号の場合は前記入力に前記表現範囲最大
値と最小値の差を加算し、前記不連続検出器の出力が
“負”を示す信号の場合は前記入力から前記表現範囲最
大値と最小値の差を減算し、演算結果を、第２のｎ段の
シフトレジスタの最終段出力後に位置するものを除いて
前記第２のｎ段のシフトレジスタの各段の次段に出力す
るｎ個の加算器と、 前記第１のｎ段のシフトレジスタのｋ段目の出力と、前
記ｎ個の加算器のｋ（ｋ＝１，２，…，ｎ）番目の出力
とを入力し、両者を加算し、加算したｎ個の信号を内挿
する内挿回路を有する不連続信号内挿回路。 - 【請求項２】 前記有限の表現範囲を持つ入力信号を、
最小値をオールゼロ、最大値をオール１のディジタル信
号列として表現し、前記不連続検出器の判断基準として
は、前記入力信号の上位２ビットが“０”で、第１のｎ
段のシフトレジスタの初段出力の最上位ビットが“１”
の場合、または前記入力信号の上位２ビットが“１１”
で、第１のｎ段のシフトレジスタの初段出力の最上位ビ
ットが“０”の場合とし、前記第２のｎ段のシフトレジ
スタの入出力は２ビットのディジタル信号とし、前記加
算器で加減算される前記表現範囲最大値と最小値の差の
値を“０１”とする、請求項１記載の不連続信号内挿回
路。 - 【請求項３】 前記有限の表現範囲を持つ入力信号が位
相信号であり、その最小値が２πラジアン、最小値がゼ
ロラジアンである、請求項１または２記載の不連続信号
内挿回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212143A JP2927278B2 (ja) | 1997-08-06 | 1997-08-06 | 不連続信号内挿回路 |
| US09/129,614 US6108679A (en) | 1997-08-06 | 1998-08-05 | Discontinuous signal interpolation circuit |
| AU78811/98A AU741963B2 (en) | 1997-08-06 | 1998-08-05 | Discontinuous signal interpolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212143A JP2927278B2 (ja) | 1997-08-06 | 1997-08-06 | 不連続信号内挿回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153346A JPH1153346A (ja) | 1999-02-26 |
| JP2927278B2 true JP2927278B2 (ja) | 1999-07-28 |
Family
ID=16617610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212143A Expired - Fee Related JP2927278B2 (ja) | 1997-08-06 | 1997-08-06 | 不連続信号内挿回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6108679A (ja) |
| JP (1) | JP2927278B2 (ja) |
| AU (1) | AU741963B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040220863A1 (en) * | 2003-04-29 | 2004-11-04 | International Business Machines Corporation | Saved subset of configurable offering as a basis for future orders |
| US7848473B2 (en) * | 2004-12-22 | 2010-12-07 | Agere Systems Inc. | Phase interpolator having a phase jump |
| US20080013829A1 (en) * | 2006-03-28 | 2008-01-17 | Stebbings David W | System and method for the identification of motional media in players and recorders without Internet access |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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