JPS6262611A - デイジタル補間フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル補間フィルタ回路、更に詳しく言え
ば、低速サンプリングされた２つのデータ間を離散的に
補関し、高速サンプリングデータに変換する回路、特に
シリアル演算処理に適したディジタル補間フィルタ回路
に関する。

〔発明の背景〕

以下、補間フィルタの原理を説明する。入力信号のサン
プリング周期をＴ、補間回数をＮ、時刻ｔにおける入力
サンプリング信号をｘ　（ｔ）　、出力信号をｙ　（ｔ
）とする、補間フィルタは前回のサンプリング値ｘ（ｔ
’−Ｔ）と今回のサンプリング値ｘ　（ｔ）との差δ　
（＝ｘ　（ｔ）−ｘ（ｔ−Ｔ））Ｎ　　　　　　　　Ｎ ずつ加算することにより、１時間後にはｙ　（ｔ＋Ｔ）
＝ｘ　（ｔ）となるように動作する６つまり、時間［ｔ
、ｔ＋’ｒｌにおける補間フィルタ回路の出力ｙは（１
）式となる。

ｙ（ｔ−二ｍ）＝ｘ（ｔ−Ｔ）＋Ｊ−ｍＮ （１≦ｍ≦Ｎ） （１）式の実現回路としては、パラレル演算を用いたア
・ボイスバンド・コーチツク・ウィズ・ディジタル・フ
ィルタタリングＡ　Ｖｏｉｃａｂａｎｄ　Ｃｏｄａｃｗ
ｉｔｈ　Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒｉｎｇ（ＩＥＥ
Ｅ、　トランズアクションズ・オン・コミュニケーショ
ンズ（ＴＲＮＳＡＣＴＩＯＮＯＮ　ＣＯＭＭＵＮＩＣＡ
ＴＩＯＮＳ）　Ｖｏｌ、　ＣＯＮ　−２９、ｋ　６　、
　ＪＵＮＥ。

１９８１、　Ｐ　８２４）がある。一般的にＬＳＩ化を
考慮すると、ハード規模（減加算器数、配線面積）の点
で、シリアル演算方式が有利であるが、逆に、従来の単
純なシリアル演算方式に対しては、以下の欠点を改善す
る必要がある。

（１）補間フィルタ回路の演算語長をＭビットとすると
、必要なりロック周波数Ｊは、 となるため、高速クロックの供給及び動作が必要となる
。

（２）上記条件を満すことができない場合、下位ビット
の切捨て演算を行う必要があり、したがっδ て、−く１となるデータに対しては補間レベルＡがＯに
まるめられ、精度劣化を生じてしまう。

〔発明の目的〕

本発明の目的は、シリアル演算方式を用いた場合でも主
ループの演算語長を増加させず、久方データのレベル変
化量が小さい場合でも補間精度の劣化がなく、かつ、低
速クロックで動作可能なディジタル補間フィルタ回路を
提供することにある。

〔発明の背景〕

本発明は切り捨てられるべきビットを主ループとは別に
演算し、そのキャリー成分のみを主ループに加算するこ
とにより補間精度の向上を実現する。更に、主ループを
いくつかの副ループに分解し、独立に演算し、キャリー
成分のみを各ループ間で順次加算することにより、低速
クロック動作を実現する。

〔発明の実施例〕

以下１本発明の一実施例を第１図に示す、、説明を簡単
にするために、補間回数Ｎ＝４、演算語長Ｍ＝８とする
。第１図において、１−１．１−２は入力信号ｘ　（ｔ
）　、出力信号Ｖ（ｔ）、２−１〜２−３はシフトレジ
スタ（クロック信号φ２の立上りエツジで動作する）、
３−１〜３−６はいずれもクロック信号（以下それぞれ
φ１〜φ６で表わす。）、４−１〜４−３はセレクタ回
路、５−１はラッチ回路、６−１はフリップフロップ回
路、７−１は減算器、８−１〜８−３は加算器である。

４−１．５−１．６−１の各回路の人出方の関係を各々
、第２図、第３図、第４図に示す。第１図の動作を用い
て説明する。

時刻ｔにおいて、φ　＝　Ｊ（Ｈ′１より８ビツト（第
５図において、口はＬＳＢ、［Ｅ］はＭＳＢとする）の
人力信号ｘ　（ｔ）と加算器８−２の出方信号ｙ’　　
（ｔ）＝ｘ　（ｔ−Ｔ）の差信号δ１が減算器７−１で
検出され、セレクタ回路４−１のＡ入力を介してシフト
レジスタ２−１に格納される。

次に期間［ｔ＋＋、ｔ＋Ｔ］はφ、＝　＃　Ｌ　ＩＩと
なるので、シフトレジスタ２−１の内容、っまりδはセ
レクタ回路４−１のＢ人力を介してシフトレジスタ２−
１に再格納される。つまり、δは保持される。一方、ラ
ッチ回路５−１の久方をシフトレジスタ２−１の６段目
の出方（ＬＳＢ側３ピッけ＃　ＨＩＩとなるので、ラッ
チ回路５−１の出力Ａδ は等価的に−となる。この結果、加算器８−１のδのＬ
ＳＢ側２ビットはφ　＝　ｌ（ｉ（ＴＩ、φ　＝　１１
　Ｌ　ＩＩの期間にセレクタ回路４−２．４−３を介し
てシフトレジスタ２−３に格納される。次に、この２ビ
ツトは、φ、＝φ　＝＝　Ｉｔ　Ｌ　１＋の期間、加算
器６−３で演算され、セレクタ回路４−２．４−３を介
してシフトレジスタ２−３に格納される。このとき、加
算器８−３の出力キャリ−（Ｃａｒｒｙ）　　はフリッ
プフロップ６−１でタイミング調整された後。

φ　＝　１１　Ｌ　＋７の期間だけΔ′として、加算器
８−２でｙ′に加算される。

いま、ｘ　（ｔ）＝２ｅ　ｙ’　　（ｔ）＝ｘ　Ｄ　　
Ｔ）＝Ｏとすると、δ＝２となり、これをＬＳＢ側から
８ビツト表示すると（ｏｉｏｏｏｏｏｏ）となる。この
δ とき、ラッチ回路５−１の出力Δ＝−は（００００００
００）となる。一方、レジスタ回路２−３の内容は、第
５図の各区間■〜■の各最終時刻において、各々（０１
）、（００）、（０１）、（００）ＴにおけるΔ′は各
々０，１，０，１となる。

この結果、従来技術では、このΔ′を発生しないため、
上記入力条件では、ｙ　（ｔ＋Ｔ＋　　）　＝ｙ’　　
（ｔ＋Ｔ）＝Ｏとなり入力信号ｘ（ｔ）＝２を再生でき
ない、かつ、本発明では、Δ′により。

ｙ′は期間■〜■で各々、（００００００００）　、　
（１００００００００）（１００００００００）、　（
０１０００００００）となり、７　（ｔ＋Ｔ＋）　＝ｙ
’　（ｔ＋Ｔ）＝ｘ　（ｔ）＝２を正確に実現すること
ができる。

次にクロック信号φ２が（２）式を満足できない場合で
も、シリアル演算可能な手法を第６図。

（（２）式において、Ｍ＝８．Ｎ＝４）とする。

ここで、説明の都合上、セレクタ回路４−１〜４−４．
レジスタ２−１〜２−３．加算器８−１〜８−３ブリッ
プフロップ回路６−１で構成される回路部を下位ループ
、セレクタ回路４−５．レジスタ２−４．２−５．ラッ
チ回路５−１．加算器８−４．８−５．ＡＮＤ回路９−
１で構成される部分を上位ループと称する。

時刻ｔにおける入力信号ｘ　（ｔ）とセレクタ回路４−
６で合成される補間信号ｙ’　（ｔ）＝ｘ　（ｔ−Ｔ）
は減算器７−１で誤差δに変換され、そのうちＬＳＢ側
４ビットはセレクタ回路４−１を介してレジスタ２−１
に、ＭＳＢ側４ビットはセレクタ回路４−５を介してレ
ジスタ２−４に各々、格納される。まず、下位ループに
おいては、レジスタ２−１のＬＳＢ側２上２ビット加算
器８−３゜セレクタ回路４−２．４−３．レジスタ２−
３゜フリップフロップ回路６−１で構成されるキャリー
発生回路に入力される。このキャリー発生回路の基本動
作は第１図のそれと同じなので説明は少略する。さて、
レジスタ２−１のＭＳＢ側２ビット、及び、レジスタ２
−４のＬＳＢ側２上２ビット セレクタ回路４−４により−δのＬＳＢ側４ビット（１
！ＩＬ）　　に変換されたのち、加算器８−１で補間フ
ィルタ出力信号のうちのＬＳＢ側４ビット（ｙ５）　　
と加算され、更に加算器８−２でキャリー発生部の出力
Δ′、と加算することにより、新たな補間信号のＬＳＢ
側４ビット（ｙ’Ｌ）　　を形成すると同時上位ループ
にキャリーを送出する。

一方、上位ループではレジスタ２−４のＭＳＢ側は２ビ
ツトはラッチ回路５−１により−δのＭＳＢ側４ビット
に変換され、加算器８−４で補間フィルタ出力信号のＭ
ＳＢ側４ビット（ｙ、）　に加算されたのち、加算器８
−５でφ７＝”Ｈ”のときのみＡＮＤ回路９−１を介し
て入力される下位ループからのキャリー出力／１．′　
　と加算され、新たな補間信号ｙ’ｗ　を形成する。

以上説明したように、本実施例では、入力データを下位
ループと上位ループで分割演算し、キャリーを上位に転
送することにより、低速高精度演算を可能にする。尚、
前述の説明は都合上、従来２　　　　２Ｔ ループに分割することにより、更に低速のφ２で動作さ
せることが可能である。

〔発明の効果〕

本発明によれば、分割されたデータを独立に演算し、キ
ャリーのみを転送することにより、ビツト切捨てによる
補間精度の劣化を防止できるばかりでなく、低速クロッ
クでもシリアル演算が可能となるため、ハード規模の削
減が可能となる。

図面の簡単な説明 第１図は本発明の一実施例の構成ブロック図、第２図〜
第４図は第１図に示す回路素子の人出関係を示す図、第
５図は第１図の動作を説明するタイミング図、第６図は
本発明の他の実施例の構成ブロック図、第７図は第６図
の動作を説明するタイミング図である。

１・・・補間フィルタの入出力信号、２・・・シフトレ
ジスタ回路、３・・・クロック信号、４・−・セレクタ
回路、５・・・ラッチ回路、６・・・フリップフロップ
回路、７＋、　　　１ ｚ　Ｚ　図 Ｙ　３　図 茅　４　口 第７図

Claims (1)

1. 【特許請求の範囲】 １、周波数ｆでサンプリングされたディジタル信号をＮ
   ｆ倍（Ｎは整数）のサンプリング信号に変換するディジ
   タル補間フィルタ回路において、前回と今回のサンプリ
   ング信号の差δのうち、δ／Ｎ以下の信号成分を主演算
   部と独立に順次加算し、そのキャリー成分のみを主演算
   部に出力するキャリー発生部を付加して構成されたこと
   を特徴とするディジタル補間フィルタ回路。 ２、上記第１項記載のディジタル補間フィルタ回路にお
   いて、上記サンプリングされたディジタル信号をＭＳＢ
   側から複数部分に分割し、各々について独立に演算し、
   そのキャリー成分を上位演算部に出力し加算することを
   特徴とするディジタル補間フィルタ回路。