JPS6128132B2 - - Google Patents
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- Publication number
- JPS6128132B2 JPS6128132B2 JP55185909A JP18590980A JPS6128132B2 JP S6128132 B2 JPS6128132 B2 JP S6128132B2 JP 55185909 A JP55185909 A JP 55185909A JP 18590980 A JP18590980 A JP 18590980A JP S6128132 B2 JPS6128132 B2 JP S6128132B2
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- JP
- Japan
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- data
- output
- speed
- shift register
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はその入力と出力において信号速度の異
なるデータ転送速度変換回路に関する。
なるデータ転送速度変換回路に関する。
近年、半導体IC技術の進歩と通信機器の高機
能化に対する要望により、デイジタルフイルタ、
データモデム等各種デイジタル信号処理LSIの内
部演算速度はより高速化され、演算回路の多重度
により高度化されつつある。このように高速化さ
れた２個以上のLSI間で内部演算速度、すなわち
基本クロツクに同期させてデータを転送する場
合、基板上のLSIの配置に十分配慮しないと、配
線容量により生ずる遅延によつて誤まりのないデ
ータの授受が困難になることがある。また、LSI
の入出力信号はバツフアを通して演算回路に供給
あるいはそれから供給されるので、このバツフア
による遅延を伴うものである。この遅延ををでき
るだけ小さくするには、供給電力を大きくする必
要がある。そこでLSI間で確実にデータを転送す
るためには、データ転送速度を内部演算速度より
低速にすることが考えられる。
能化に対する要望により、デイジタルフイルタ、
データモデム等各種デイジタル信号処理LSIの内
部演算速度はより高速化され、演算回路の多重度
により高度化されつつある。このように高速化さ
れた２個以上のLSI間で内部演算速度、すなわち
基本クロツクに同期させてデータを転送する場
合、基板上のLSIの配置に十分配慮しないと、配
線容量により生ずる遅延によつて誤まりのないデ
ータの授受が困難になることがある。また、LSI
の入出力信号はバツフアを通して演算回路に供給
あるいはそれから供給されるので、このバツフア
による遅延を伴うものである。この遅延ををでき
るだけ小さくするには、供給電力を大きくする必
要がある。そこでLSI間で確実にデータを転送す
るためには、データ転送速度を内部演算速度より
低速にすることが考えられる。
本発明の目的は、このように入力信号速度と出
力信号速度との比がＫ（Ｋは任意の整数）であ
り、且つ前述のような問題のないデータ転送速度
変換回路を提供するにある。
力信号速度との比がＫ（Ｋは任意の整数）であ
り、且つ前述のような問題のないデータ転送速度
変換回路を提供するにある。
本発明によれば各ビツト毎に帰還ループを有す
るＮ段（Ｎ：データ語長）のシフトレジスタを速
度変換回路として使用し、この各シフトレジスタ
には基本クロツクが連続して供給される。したが
つてLSI内部の演算回路シフトレジスタ等は全て
同一の基本クロツクで動作させることができ、
LSIの回路設計が容易になる。
るＮ段（Ｎ：データ語長）のシフトレジスタを速
度変換回路として使用し、この各シフトレジスタ
には基本クロツクが連続して供給される。したが
つてLSI内部の演算回路シフトレジスタ等は全て
同一の基本クロツクで動作させることができ、
LSIの回路設計が容易になる。
以下、図面により本発明を詳細に説明する。第
１図は本発明によるデータ転送速度変換回路の一
実施例であり、その入出力間でＫまた1/Kの速度
変換を得るものである。図において１１，１２…
１Nは第１及び第２のアンドゲータ２，３とオア
ゲート４よりなるセレクタ５およびシフトレジス
タ６（Ｄ形フリツプフロツプ）を含む速度変換回
路の基本構成要素（以下単位速度変換回路と称
す）であり、入力データのデータ語長をＮとして
Ｎ段カスケード接続される。７はＫ分周回路、８
はオアゲート、９はインバータであり、７〜９で
セレクタ５の制御回路１０を構成する。１１，１
２，１３はそれぞれ入力データ、基本クロツク信
号、入力（または出力）ゲート信号の入力端子、
１４は出力データの出力端子である。各々の単位
速度変換回路１１〜１Nにおける第１のアンドゲ
ート２の一方の入力は、初段のシフトレジスタ６
を除いて前段のシフトレジスタ６の出力であり、
初段のそれは端子１１より入力される入力データ
である。第２のアンドゲート３の一方の入力は各
段毎に帰還されたシフトレジスタ６の出力であ
る。これらのアンドゲート２，３の出力はオアゲ
ート４で加算され、シフトレジスタ６に入力され
る。最終段のシフトレジスタ６の出力が端子１４
より速度変換された出力データとして出力され
る。基本クロツク信号は各段のシフトレジスタ６
と分周回路７に入力され、分周回路７の出力と端
子１３より入力される制御信号がオアゲート８で
加算され、前記各第１のアンドゲート２の他方の
入力端子に入力されるとともに、インバータ９を
介して前記各第２のアンドゲート３の他方の入力
端子に入力される。
１図は本発明によるデータ転送速度変換回路の一
実施例であり、その入出力間でＫまた1/Kの速度
変換を得るものである。図において１１，１２…
１Nは第１及び第２のアンドゲータ２，３とオア
ゲート４よりなるセレクタ５およびシフトレジス
タ６（Ｄ形フリツプフロツプ）を含む速度変換回
路の基本構成要素（以下単位速度変換回路と称
す）であり、入力データのデータ語長をＮとして
Ｎ段カスケード接続される。７はＫ分周回路、８
はオアゲート、９はインバータであり、７〜９で
セレクタ５の制御回路１０を構成する。１１，１
２，１３はそれぞれ入力データ、基本クロツク信
号、入力（または出力）ゲート信号の入力端子、
１４は出力データの出力端子である。各々の単位
速度変換回路１１〜１Nにおける第１のアンドゲ
ート２の一方の入力は、初段のシフトレジスタ６
を除いて前段のシフトレジスタ６の出力であり、
初段のそれは端子１１より入力される入力データ
である。第２のアンドゲート３の一方の入力は各
段毎に帰還されたシフトレジスタ６の出力であ
る。これらのアンドゲート２，３の出力はオアゲ
ート４で加算され、シフトレジスタ６に入力され
る。最終段のシフトレジスタ６の出力が端子１４
より速度変換された出力データとして出力され
る。基本クロツク信号は各段のシフトレジスタ６
と分周回路７に入力され、分周回路７の出力と端
子１３より入力される制御信号がオアゲート８で
加算され、前記各第１のアンドゲート２の他方の
入力端子に入力されるとともに、インバータ９を
介して前記各第２のアンドゲート３の他方の入力
端子に入力される。
以上の如く構成されたデータ転送速度変換回路
の動作を第２図を参照して説明する。基本クロツ
クCK（第２図ａ）の周波数Hz（くり返し周τ
＝1/ sec）、入力データ語長Ｎを８ビツトとす
る。まず第２図ｂ〜ｈにより低速入力／高速出力
の場合について説明する。入力ゲート信号IGbは
入力データXeが入力される間、論理“１”の信
号である。シフトゲート信号SGcはORゲート８
の出力、つまり入力ゲート信号IGbと基本クロツ
クCKaの２分周出力とのオア出力であり、論理
“１”のとき各単位速度変換回路１１〜１Nにおい
て前段のシフトレジスタ６の出力を次段のシフト
レジスタ６に入力する。ホールドゲート信号
HGdはシフトゲート信号SGcの反転信号であり論
理“１”のとき帰還ループにより各シストレジス
タ６の状態を保持する。いまｅに示すように入力
データＸ：｛X1・X2…X8｝が1/2 bpsの速度
でタイミング（２〜１７）ｔの期間に入力される
とする。Ｘの第１ビツトＸ１はタイミング３ｔで
初段のシフトレジスタ６に入力され、つづく１ク
ロツクの間ホルードされる。Ｘの続く６ビツトＸ
２〜Ｘ７も同様である。Ｘ８はタイミング１７ｔ
で初段のシフトレジスタ６に入力される。したが
つてこのシフトレジスタ６の入力Ｄはｆに示すよ
うになり、これが１クロツク遅延された初段のシ
フトレジスタ６の出力Ｑはｇに示すようになる。
以後同様の動作により最終段のシフトレジスタ出
力すなわち速度変換回路の出力データｙ：｛y1，
y2…y8｝は、ｈに示すようにタイミング（１８〜
２５）ｔで bpsの速度の出力され、入力デー
タＸに比べ２倍に速度変換されることになる。
の動作を第２図を参照して説明する。基本クロツ
クCK（第２図ａ）の周波数Hz（くり返し周τ
＝1/ sec）、入力データ語長Ｎを８ビツトとす
る。まず第２図ｂ〜ｈにより低速入力／高速出力
の場合について説明する。入力ゲート信号IGbは
入力データXeが入力される間、論理“１”の信
号である。シフトゲート信号SGcはORゲート８
の出力、つまり入力ゲート信号IGbと基本クロツ
クCKaの２分周出力とのオア出力であり、論理
“１”のとき各単位速度変換回路１１〜１Nにおい
て前段のシフトレジスタ６の出力を次段のシフト
レジスタ６に入力する。ホールドゲート信号
HGdはシフトゲート信号SGcの反転信号であり論
理“１”のとき帰還ループにより各シストレジス
タ６の状態を保持する。いまｅに示すように入力
データＸ：｛X1・X2…X8｝が1/2 bpsの速度
でタイミング（２〜１７）ｔの期間に入力される
とする。Ｘの第１ビツトＸ１はタイミング３ｔで
初段のシフトレジスタ６に入力され、つづく１ク
ロツクの間ホルードされる。Ｘの続く６ビツトＸ
２〜Ｘ７も同様である。Ｘ８はタイミング１７ｔ
で初段のシフトレジスタ６に入力される。したが
つてこのシフトレジスタ６の入力Ｄはｆに示すよ
うになり、これが１クロツク遅延された初段のシ
フトレジスタ６の出力Ｑはｇに示すようになる。
以後同様の動作により最終段のシフトレジスタ出
力すなわち速度変換回路の出力データｙ：｛y1，
y2…y8｝は、ｈに示すようにタイミング（１８〜
２５）ｔで bpsの速度の出力され、入力デー
タＸに比べ２倍に速度変換されることになる。
次に、高速入力／低速出力の場合を第２図ｉ〜
ｏにより説明する。出力ゲート信号OGiは出力デ
ータY′oが出力される期間、論理“１”の信号、
シフトゲート信号SGjと基本クロツクCKaの２分
周出力とのオア出力、ホールドゲート信号ｋは
SGjの反転信号である。いま１のように入力デー
タX′：｛X′1，X′2…X′8｝が bpsでタイミング
（２〜９）ｔで入力すると、初段のシフトレジス
タ６の入力Ｄはｍ、初段シフトレジスタの出力Ｑ
はｎのようにy′8のみ１クロツク伸長されたもの
になる。以後同様の動作により速度変換回路の出
力y′：｛y′1，y′2…y′8｝はＯに示すように、タイ
ミング（１０〜２５）ｔの間で1/2 bpsで出
力され入力データに比べ1/2倍に速度変換され
る。
ｏにより説明する。出力ゲート信号OGiは出力デ
ータY′oが出力される期間、論理“１”の信号、
シフトゲート信号SGjと基本クロツクCKaの２分
周出力とのオア出力、ホールドゲート信号ｋは
SGjの反転信号である。いま１のように入力デー
タX′：｛X′1，X′2…X′8｝が bpsでタイミング
（２〜９）ｔで入力すると、初段のシフトレジス
タ６の入力Ｄはｍ、初段シフトレジスタの出力Ｑ
はｎのようにy′8のみ１クロツク伸長されたもの
になる。以後同様の動作により速度変換回路の出
力y′：｛y′1，y′2…y′8｝はＯに示すように、タイ
ミング（１０〜２５）ｔの間で1/2 bpsで出
力され入力データに比べ1/2倍に速度変換され
る。
以上Ｋ＝２の場合について説明したが、分周回
路７の分周比を変えることによつて任意の速度変
換が可能である。第３図はＫ＝４の場合の低速入
力／高速出力速度変換の動作を示す。４ビツト長
の入力データＸ：｛X1，X2…X4｝はｃに示すよ
うにタイミング（２〜１７）ｔで入力される。シ
フトゲート信号SGbは同期間、論理“１”の入力
ゲート信号（図示せず）と基本クロツクａの４分
周出力とのオア出力である。X1はタイミング５
ｔで初段Ｆ／Ｆに入力され、次の３クロツク期間
（６〜８）ｔホールドされる。X2〜X3も同様であ
る。X4はタイミング１７ｔで初段のシフトレジ
スタ６に入力される。したがつて初段のシフトレ
ジスタ６の入力Ｄはｄに示すようになり、これが
１クロツク遅延されて初段のシフトレジスタ６の
出力Ｑとなるｅ。以後同様の動作により出力デー
タｙ：｛y1，y2…y4｝はｆに示すようにタイミン
グ（１８〜２１）ｔで出力され、入力データに比
べ４倍に速度変換される。高速入力／低速出力の
場合も同様である。
路７の分周比を変えることによつて任意の速度変
換が可能である。第３図はＫ＝４の場合の低速入
力／高速出力速度変換の動作を示す。４ビツト長
の入力データＸ：｛X1，X2…X4｝はｃに示すよ
うにタイミング（２〜１７）ｔで入力される。シ
フトゲート信号SGbは同期間、論理“１”の入力
ゲート信号（図示せず）と基本クロツクａの４分
周出力とのオア出力である。X1はタイミング５
ｔで初段Ｆ／Ｆに入力され、次の３クロツク期間
（６〜８）ｔホールドされる。X2〜X3も同様であ
る。X4はタイミング１７ｔで初段のシフトレジ
スタ６に入力される。したがつて初段のシフトレ
ジスタ６の入力Ｄはｄに示すようになり、これが
１クロツク遅延されて初段のシフトレジスタ６の
出力Ｑとなるｅ。以後同様の動作により出力デー
タｙ：｛y1，y2…y4｝はｆに示すようにタイミン
グ（１８〜２１）ｔで出力され、入力データに比
べ４倍に速度変換される。高速入力／低速出力の
場合も同様である。
以上詳述したように、本発明のデータ転送速度
変換回路は、任意のＫまたは1/K（Ｋ：整数）の
速度変換比を得ることができるので、LSI相互間
のデータ転送が確実且つ容易になり、またLSI内
部の回路を同一のクロツクで動作させることがで
きるのでLSIの回路設計が容易になる。
変換回路は、任意のＫまたは1/K（Ｋ：整数）の
速度変換比を得ることができるので、LSI相互間
のデータ転送が確実且つ容易になり、またLSI内
部の回路を同一のクロツクで動作させることがで
きるのでLSIの回路設計が容易になる。
第１図は本発明の一実施例のデータ転送速度変
換回路の構成図、第２図および第３図はその動作
を説明するためのタイムチヤートである。 １１〜１N……単位速度変換回路、５……セレ
クタ、６……シフトレジスタ、１０……制御回
路。
換回路の構成図、第２図および第３図はその動作
を説明するためのタイムチヤートである。 １１〜１N……単位速度変換回路、５……セレ
クタ、６……シフトレジスタ、１０……制御回
路。
Claims (1)
- １ 入力データをＫまたは1/K倍（Ｋは任意の整
数）に速度変換して出力するデータ転送速度変換
回路において、前記入力データのデータ語長に等
しい段数を有し、基本クロツクが連続して供給さ
れるシフトレジスタと、これらの各シフトレジス
タの入力側に設けられ、各シフトレジスタに前記
入力データまたは前段のシフトレジスタの出力で
ある第１の入力信号と各段毎の帰還信号である第
２の入力信号とを選択して入力するセレクタと、
これらの各セレクタに前記基本クロツクの１ビツ
トの期間は前記第１の入力信号を選択させ、残り
（Ｋ−１）ビツトの期間は前記第２の入力信号を
選択させる制御回路とを具備することを特徴とす
るデータ転送速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185909A JPS57109045A (en) | 1980-12-26 | 1980-12-26 | Data transfer speed converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185909A JPS57109045A (en) | 1980-12-26 | 1980-12-26 | Data transfer speed converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109045A JPS57109045A (en) | 1982-07-07 |
| JPS6128132B2 true JPS6128132B2 (ja) | 1986-06-28 |
Family
ID=16178995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55185909A Granted JPS57109045A (en) | 1980-12-26 | 1980-12-26 | Data transfer speed converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109045A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59190764A (ja) * | 1983-04-14 | 1984-10-29 | Toshiba Corp | デ−タ転送制御方式 |
| JPS61220543A (ja) * | 1985-03-27 | 1986-09-30 | Nec Corp | デ−タ伝送速度変換装置 |
-
1980
- 1980-12-26 JP JP55185909A patent/JPS57109045A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109045A (en) | 1982-07-07 |
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