JP2002208292A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JP2002208292A JP2002208292A JP2001002440A JP2001002440A JP2002208292A JP 2002208292 A JP2002208292 A JP 2002208292A JP 2001002440 A JP2001002440 A JP 2001002440A JP 2001002440 A JP2001002440 A JP 2001002440A JP 2002208292 A JP2002208292 A JP 2002208292A
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- G—PHYSICS
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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Abstract
(57)【要約】
【課題】 レーシングによる誤動作を無くし、かつ原振
クロックに対するシフトレジスタの出力遅延時間を最小
にすると共にシフトレジスタの出力遅延時間差を小さく
する事。 【解決手段】 複数のフリップフロップとクロックバッ
ファでブロック化し、データの流れと反対方向からクロ
ック信号を供給するように配置した基本セルを複数個直
列に配置するシフトレジスタにする事を特徴としてい
る。
クロックに対するシフトレジスタの出力遅延時間を最小
にすると共にシフトレジスタの出力遅延時間差を小さく
する事。 【解決手段】 複数のフリップフロップとクロックバッ
ファでブロック化し、データの流れと反対方向からクロ
ック信号を供給するように配置した基本セルを複数個直
列に配置するシフトレジスタにする事を特徴としてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックとデ−タ
の伝播時間差によるレーシングによる誤動作を無くしか
つ、原振クロック信号に対するシフトレジスタからの出
力遅延時間を最小にすると共にシフトレジスタの出力遅
延時間差を小さくするシフトレジスタに関するものであ
る。
の伝播時間差によるレーシングによる誤動作を無くしか
つ、原振クロック信号に対するシフトレジスタからの出
力遅延時間を最小にすると共にシフトレジスタの出力遅
延時間差を小さくするシフトレジスタに関するものであ
る。
【０００２】
【従来の技術】クロック信号の立上りもしくは立下りで
データを取りこみ出力を出すフリップフロップを用いて
複数ＢＩＴのシフトレジスタ回路を構成した場合、デー
タ送出側フリップフロップが、データ受側フリップフロ
ップよりも先に立上がってしまう場合には、受側フリッ
プフロップが入力データを読み込もうとしたときには、
送出側フリップフロップからの出力データの論理が既に
変化してしまうことが考えられ、かかる場合に回路の誤
動作を生ずる。このように、データ送出側フリップフロ
ップがデータ受側フリップフロップよりも先に出力して
しまう事によって誤動作を生ずる現象を「レーシング」
と称する。
データを取りこみ出力を出すフリップフロップを用いて
複数ＢＩＴのシフトレジスタ回路を構成した場合、デー
タ送出側フリップフロップが、データ受側フリップフロ
ップよりも先に立上がってしまう場合には、受側フリッ
プフロップが入力データを読み込もうとしたときには、
送出側フリップフロップからの出力データの論理が既に
変化してしまうことが考えられ、かかる場合に回路の誤
動作を生ずる。このように、データ送出側フリップフロ
ップがデータ受側フリップフロップよりも先に出力して
しまう事によって誤動作を生ずる現象を「レーシング」
と称する。
【０００３】従来技術では、基準となるクロック信号を
チップ内において、スキュー無しで分配するため、クロ
ック伝達経路をツリー状あるいは網状に形成し、複数の
フリップフロップまでのクロック伝達経路でのクロック
信号の遅延条件を複数のフリップフロップ間で可能な限
り等しくなるように遅延をかけ、レーシングを防止して
いる。
チップ内において、スキュー無しで分配するため、クロ
ック伝達経路をツリー状あるいは網状に形成し、複数の
フリップフロップまでのクロック伝達経路でのクロック
信号の遅延条件を複数のフリップフロップ間で可能な限
り等しくなるように遅延をかけ、レーシングを防止して
いる。
【０００４】また、データ送出側フリップフロップとデ
ータ受側フリップフロップの間に遅延回路を設け、デー
タ送出側フリップフロップからのデータ出力を遅らせ
て、レーシングを防止している。
ータ受側フリップフロップの間に遅延回路を設け、デー
タ送出側フリップフロップからのデータ出力を遅らせ
て、レーシングを防止している。
【０００５】また、図４に示す従来のシフトレジスタに
おいては、データの流れと反対方向からクロックを供給
する事により、レーシングを防止している。
おいては、データの流れと反対方向からクロックを供給
する事により、レーシングを防止している。
【０００６】
【発明が解決しようとする課題】しかし、この様なシフ
トレジスタにおけるレーシング対策においては、フリッ
プフロップからの出力が、原振クロック信号からの遅延
時間が大きくなる。図５に従来技術である図４に示す構
成のシフトレジスタにおける各フリップフロップに対す
るクロック信号のタイミングを示す。
トレジスタにおけるレーシング対策においては、フリッ
プフロップからの出力が、原振クロック信号からの遅延
時間が大きくなる。図５に従来技術である図４に示す構
成のシフトレジスタにおける各フリップフロップに対す
るクロック信号のタイミングを示す。
【０００７】クロック信号を供給する配線において、寄
生容量及び寄生抵抗であるＲＣが、隣り合うフリップフ
ロップの間で生じる。これにより、クロック信号は、ク
ロックバッファから遠い位置にあるほど遅延時間が増大
する。クロックバッファに一番近い位置に配置されたフ
リップフロップ１０８のクロック入力信号Ｃ１０８と、
クロックバッファから一番遠い位置に配置されたフリッ
プフロップ１０１のクロック入力信号Ｃ１０１では、ｔ
ｄ１０１の遅延時間差が生じてしまう。例えば光電変換
装置のような受光素子を内蔵する半導体装置において
は、原振クロック信号に対するシフトレジスタの出力遅
延時間が大きくなるため、高速にする事は出来ない。ま
た、シフトレジスタの出力遅延時間差が生じる事により
受光時間に差が生じるため、ＢＩＴ間バラツキが生じ
る。
生容量及び寄生抵抗であるＲＣが、隣り合うフリップフ
ロップの間で生じる。これにより、クロック信号は、ク
ロックバッファから遠い位置にあるほど遅延時間が増大
する。クロックバッファに一番近い位置に配置されたフ
リップフロップ１０８のクロック入力信号Ｃ１０８と、
クロックバッファから一番遠い位置に配置されたフリッ
プフロップ１０１のクロック入力信号Ｃ１０１では、ｔ
ｄ１０１の遅延時間差が生じてしまう。例えば光電変換
装置のような受光素子を内蔵する半導体装置において
は、原振クロック信号に対するシフトレジスタの出力遅
延時間が大きくなるため、高速にする事は出来ない。ま
た、シフトレジスタの出力遅延時間差が生じる事により
受光時間に差が生じるため、ＢＩＴ間バラツキが生じ
る。
【０００８】
【課題を解決するための手段】本発明のシフトレジスタ
は、レーシングによる誤動作を無くし、かつ原振クロッ
ク信号に対するシフトレジスタからの出力遅延時間差を
最小にするために、シフトレジスタを複数のフリップフ
ロップとクロックインバータでブロック化し、データの
流れと反対方向からクロック信号を供給し、ブロック化
した基本セルを複数個直列にする事を特徴とするもので
ある。
は、レーシングによる誤動作を無くし、かつ原振クロッ
ク信号に対するシフトレジスタからの出力遅延時間差を
最小にするために、シフトレジスタを複数のフリップフ
ロップとクロックインバータでブロック化し、データの
流れと反対方向からクロック信号を供給し、ブロック化
した基本セルを複数個直列にする事を特徴とするもので
ある。
【０００９】
【発明の実施の形態】本発明のシフトレジスタは、複数
のフリップフロップとクロックインバータでブロック化
し、データの流れと反対方向からクロック信号を供給す
る基本セルを複数個直列に配置する事によりレーシング
による誤動作を無くし、かつ原振クロック信号に対する
シフトレジスタからの出力遅延時間を最小にすると共に
シフトレジスタの出力遅延時間差を小さくする事が出来
る。
のフリップフロップとクロックインバータでブロック化
し、データの流れと反対方向からクロック信号を供給す
る基本セルを複数個直列に配置する事によりレーシング
による誤動作を無くし、かつ原振クロック信号に対する
シフトレジスタからの出力遅延時間を最小にすると共に
シフトレジスタの出力遅延時間差を小さくする事が出来
る。
【００１０】（実施形態１）図１は本発明の第１の実施
形態におけるシフトレジスタの回路図、図３は、本発明
の第１の実施形態における各信号線のタイミング例を示
す。
形態におけるシフトレジスタの回路図、図３は、本発明
の第１の実施形態における各信号線のタイミング例を示
す。
【００１１】データ入力Ｄにデータ信号を入力し、クロ
ック入力ＣＫに入力されるクロック信号の立上りもしく
は立下りでデータを取りこみ出力を出す出力信号Ｑとか
らなる基本セルであるフリップフロップを用いる。但
し、説明の便宜上、クロック入力ＣＫに入力されるクロ
ック信号の立上りに同期しデータを取りこみ出力信号Ｑ
を出力するものとする。
ック入力ＣＫに入力されるクロック信号の立上りもしく
は立下りでデータを取りこみ出力を出す出力信号Ｑとか
らなる基本セルであるフリップフロップを用いる。但
し、説明の便宜上、クロック入力ＣＫに入力されるクロ
ック信号の立上りに同期しデータを取りこみ出力信号Ｑ
を出力するものとする。
【００１２】フリップフロップ１のデータ入力Ｄにデー
タ信号ＩＮを入力し、出力信号ＱよりＯ１を出力する。
フリップフロップ２は、フリップフロップ１からの出力
Ｏ１をデータ入力Ｄに入力し、出力信号ＱよりＯ２を出
力する。フリップフロップ３は、フリップフロップ２か
らの出力Ｏ２をデータ入力Ｄに入力し、出力信号Ｑより
Ｏ３を出力する。フリップフロップ４は、フリップフロ
ップ３からの出力Ｏ３をデータ入力Ｄに入力し、出力信
号ＱよりＯ４を出力する。クロック信号を整形するクロ
ックバッファ５には、原振クロック信号ＣＬＫＸを入力
し、反転した信号であるクロック信号ＣＬＫ‘を出力す
る。クロック信号ＣＬＫ‘は、フリップフロップ１〜４
の各々のクロック入力ＣＫに接続される。この時、クロ
ック信号ＣＬＫ‘には、寄生抵抗及び寄生容量が出来る
ため、フリップフロップ１のクロック入力ＣＫには、Ｃ
１が入力され、フリップフロップ２のクロック入力ＣＫ
には、Ｃ２が入力され、フリップフロップ３のクロック
入力ＣＫには、Ｃ３が入力され、フリップフロップ４の
クロック入力ＣＫには、Ｃ４が入力される事になる。ク
ロック信号の入力は、フリップフロップ４、フリップフ
ロップ３、フリップフロップ２、フリップフロップ１、
の順番で入力する。この様に接続を行い、シフトレジス
タの基本回路Ｆ／Ｆ＿ＢＬＯＣＫを構成する。説明の便
宜上、シフトレジスタの基本回路を構成するクロック信
号を整形するクロックバッファ５はインバータとした
が、原振クロック信号を整形して、フリップフロップに
供給する手段であるバッファやその他回路でも構わな
い。また、シフトレジスタの基本回路Ｆ／Ｆ＿ＢＬＯＣ
Ｋを４つのフリップフロップの直列接続としているが、
２個の直列接続でも３個の直列接続でも複数個の直列接
続で構わない。
タ信号ＩＮを入力し、出力信号ＱよりＯ１を出力する。
フリップフロップ２は、フリップフロップ１からの出力
Ｏ１をデータ入力Ｄに入力し、出力信号ＱよりＯ２を出
力する。フリップフロップ３は、フリップフロップ２か
らの出力Ｏ２をデータ入力Ｄに入力し、出力信号Ｑより
Ｏ３を出力する。フリップフロップ４は、フリップフロ
ップ３からの出力Ｏ３をデータ入力Ｄに入力し、出力信
号ＱよりＯ４を出力する。クロック信号を整形するクロ
ックバッファ５には、原振クロック信号ＣＬＫＸを入力
し、反転した信号であるクロック信号ＣＬＫ‘を出力す
る。クロック信号ＣＬＫ‘は、フリップフロップ１〜４
の各々のクロック入力ＣＫに接続される。この時、クロ
ック信号ＣＬＫ‘には、寄生抵抗及び寄生容量が出来る
ため、フリップフロップ１のクロック入力ＣＫには、Ｃ
１が入力され、フリップフロップ２のクロック入力ＣＫ
には、Ｃ２が入力され、フリップフロップ３のクロック
入力ＣＫには、Ｃ３が入力され、フリップフロップ４の
クロック入力ＣＫには、Ｃ４が入力される事になる。ク
ロック信号の入力は、フリップフロップ４、フリップフ
ロップ３、フリップフロップ２、フリップフロップ１、
の順番で入力する。この様に接続を行い、シフトレジス
タの基本回路Ｆ／Ｆ＿ＢＬＯＣＫを構成する。説明の便
宜上、シフトレジスタの基本回路を構成するクロック信
号を整形するクロックバッファ５はインバータとした
が、原振クロック信号を整形して、フリップフロップに
供給する手段であるバッファやその他回路でも構わな
い。また、シフトレジスタの基本回路Ｆ／Ｆ＿ＢＬＯＣ
Ｋを４つのフリップフロップの直列接続としているが、
２個の直列接続でも３個の直列接続でも複数個の直列接
続で構わない。
【００１３】以上の接続により、シフトレジスタを構成
した場合、レーシングに対する効果であるが、フリップ
フロップ２のクロック信号Ｃ２に比べ、フリップフロッ
プ１のクロック信号Ｃ１が寄生容量及び抵抗の影響によ
り必ず送れるため、データの送出側であるフリップフロ
ップ１の出力信号Ｏ１が出力される前に、データ受側フ
リップフロップ２がデータを取り込む事が出来る。ま
た、フリップフロップ３のクロック信号Ｃ３に比べ、フ
リップフロップ２のクロック信号Ｃ２が寄生容量及び抵
抗の影響により必ず送れるため、データの送出側である
フリップフロップ２の出力信号Ｏ２が出力される前に、
データ受側フリップフロップ３がデータを取り込む事が
出来る。同様に、フリップフロップ４のクロック信号Ｃ
４に比べ、フリップフロップ３のクロック信号Ｃ３が寄
生容量及び抵抗の影響により必ず送れるため、データの
送出側であるフリップフロップ３の出力信号Ｏ３が出力
される前に、データ受側フリップフロップ４がデータを
取り込む事が出来る。この様に、データ受側フリップフ
ロップのクロック信号が、送出側フリップフロップのク
ロック信号より早いため、送出側フリップフロップから
の出力データを誤って、受けてしまう事が無くなる。
した場合、レーシングに対する効果であるが、フリップ
フロップ２のクロック信号Ｃ２に比べ、フリップフロッ
プ１のクロック信号Ｃ１が寄生容量及び抵抗の影響によ
り必ず送れるため、データの送出側であるフリップフロ
ップ１の出力信号Ｏ１が出力される前に、データ受側フ
リップフロップ２がデータを取り込む事が出来る。ま
た、フリップフロップ３のクロック信号Ｃ３に比べ、フ
リップフロップ２のクロック信号Ｃ２が寄生容量及び抵
抗の影響により必ず送れるため、データの送出側である
フリップフロップ２の出力信号Ｏ２が出力される前に、
データ受側フリップフロップ３がデータを取り込む事が
出来る。同様に、フリップフロップ４のクロック信号Ｃ
４に比べ、フリップフロップ３のクロック信号Ｃ３が寄
生容量及び抵抗の影響により必ず送れるため、データの
送出側であるフリップフロップ３の出力信号Ｏ３が出力
される前に、データ受側フリップフロップ４がデータを
取り込む事が出来る。この様に、データ受側フリップフ
ロップのクロック信号が、送出側フリップフロップのク
ロック信号より早いため、送出側フリップフロップから
の出力データを誤って、受けてしまう事が無くなる。
【００１４】シフトレジスタの基本回路Ｆ／Ｆ＿ＢＬＯ
ＣＫ１１のデータ入力信号ＩＮにデータ信号ＤＡＴＡを
入力し、原振クロックＣＬＫＸの立下りに同期し、Ｏ１
〜Ｏ４を出力する。シフトレジスタの基本回路Ｆ／Ｆ＿
ＢＬＯＣＫ１１と直列接続したシフトレジスタの基本回
路Ｆ／Ｆ＿ＢＬＯＣＫ１２を配置し、データ入力信号Ｉ
Ｎにデータ信号には、シフトレジスタの基本回路Ｆ／Ｆ
＿ＢＬＯＣＫ１１の最終段出力であるＯ４を入力し、原
振クロックＣＬＫＸの立下りに同期し、Ｏ５〜Ｏ８を出
力する。説明の便宜上、シフトレジスタの基本回路Ｆ／
Ｆ＿ＢＬＯＣＫを２個直列接続したシフトレジスタとし
ているが、複数個直列接続しても構わない。
ＣＫ１１のデータ入力信号ＩＮにデータ信号ＤＡＴＡを
入力し、原振クロックＣＬＫＸの立下りに同期し、Ｏ１
〜Ｏ４を出力する。シフトレジスタの基本回路Ｆ／Ｆ＿
ＢＬＯＣＫ１１と直列接続したシフトレジスタの基本回
路Ｆ／Ｆ＿ＢＬＯＣＫ１２を配置し、データ入力信号Ｉ
Ｎにデータ信号には、シフトレジスタの基本回路Ｆ／Ｆ
＿ＢＬＯＣＫ１１の最終段出力であるＯ４を入力し、原
振クロックＣＬＫＸの立下りに同期し、Ｏ５〜Ｏ８を出
力する。説明の便宜上、シフトレジスタの基本回路Ｆ／
Ｆ＿ＢＬＯＣＫを２個直列接続したシフトレジスタとし
ているが、複数個直列接続しても構わない。
【００１５】以上の様にシフトレジスタの基本回路Ｆ／
Ｆ＿ＢＬＯＣＫを接続する事により、原振クロック信号
ＣＬＫＸに対する遅延時間差は、ｔｄ１となり、シフト
レジスタをブロック化する事により、原振クロック信号
に対するシフトレジスタからの出力が、最小の遅延時間
で出力する事が可能となると共にシフトレジスタの出力
遅延時間差をも小さくなった。
Ｆ＿ＢＬＯＣＫを接続する事により、原振クロック信号
ＣＬＫＸに対する遅延時間差は、ｔｄ１となり、シフト
レジスタをブロック化する事により、原振クロック信号
に対するシフトレジスタからの出力が、最小の遅延時間
で出力する事が可能となると共にシフトレジスタの出力
遅延時間差をも小さくなった。
【００１６】（実施形態２）図２は本発明の第１の実施
形態におけるシフトレジスタを実際に半導体基板上に配
置する配置図を示す。
形態におけるシフトレジスタを実際に半導体基板上に配
置する配置図を示す。
【００１７】左から右にデータがシフトして行く場合、
データ信号ＤＡＴＡを入力するフリップフロップ２１を
一番左に配置する。次にフリップフロップ２２から２４
を順番に配置する。フリップフロップ２４の隣にクロッ
クバッファ２５を配置する。フリップフロップ２１から
２４及びクロックバッファ２５を１つのシフトレジスタ
の基本回路となる。同様に、フリップフロップ２６から
２９及びクロックバッファ３０を配置し、シフトレジス
タを配置する。この様に同一帯上に配置する事により、
特にライン型光電変換装置のような細長いチップ形状を
した製品には有効に配置する事が出来る。
データ信号ＤＡＴＡを入力するフリップフロップ２１を
一番左に配置する。次にフリップフロップ２２から２４
を順番に配置する。フリップフロップ２４の隣にクロッ
クバッファ２５を配置する。フリップフロップ２１から
２４及びクロックバッファ２５を１つのシフトレジスタ
の基本回路となる。同様に、フリップフロップ２６から
２９及びクロックバッファ３０を配置し、シフトレジス
タを配置する。この様に同一帯上に配置する事により、
特にライン型光電変換装置のような細長いチップ形状を
した製品には有効に配置する事が出来る。
【００１８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような優れた効果を奏じる。
複数のフリップフロップとクロックバッファでブロック
化し、データの流れと反対方向からクロック信号を供給
するように配置した基本セルを複数個直列に配置するシ
フトレジスタにする事によりレーシングによる誤動作を
無くし、原振クロック信号に対するシフトレジスタの出
力遅延時間を最小にすると共にシフトレジスタの出力遅
延時間差を小さくする事が出来るという効果がある。
施され、以下に記載されるような優れた効果を奏じる。
複数のフリップフロップとクロックバッファでブロック
化し、データの流れと反対方向からクロック信号を供給
するように配置した基本セルを複数個直列に配置するシ
フトレジスタにする事によりレーシングによる誤動作を
無くし、原振クロック信号に対するシフトレジスタの出
力遅延時間を最小にすると共にシフトレジスタの出力遅
延時間差を小さくする事が出来るという効果がある。
【図１】本発明のシフトレジスタの第１の実施形態の回
路図である。
路図である。
【図２】本発明のシフトレジスタの第２の実施形態の配
置図である。
置図である。
【図３】本発明のシフトレジスタの第１の実施形態のタ
イミング図である。
イミング図である。
【図４】従来のシフトレジスタの回路図である。
【図５】従来のシフトレジスタのタイミング図である。
ＣＬＫ、ＣＬＫＸ 原振クロック信号 ＣＬＫ‘、Ｃ１、Ｃ２、Ｃ３、Ｃ４ 内部クロック信号 ＣＫ、Ｄ、Ｑ 信号 Ｄ、ＤＡＴＡ データ信号 Ｏ１，Ｏ２，Ｏ３，Ｏ４，Ｏ５，Ｏ６，Ｏ７，Ｏ８ 出
力信号 Ｏ１０１，Ｏ１０２，Ｏ１０３，Ｏ１０４ 出力信号 Ｏ１０５，Ｏ１０６，Ｏ１０７，Ｏ１０８ 出力信号 ｔｄ１、ｔｄ１０１ クロック信号遅延差 １、２、３、４ フリップフロップ ２１、２２、２３、２４、２６、２７、２８、２９ フ
リップフロップ １０１、１０２，１０３，１０４，１０５，１０６，１
０７，１０８ フリップフロップ １１、１２ シフトレジスタ基本回路 ＲＣ 寄生容量及び寄生抵抗
力信号 Ｏ１０１，Ｏ１０２，Ｏ１０３，Ｏ１０４ 出力信号 Ｏ１０５，Ｏ１０６，Ｏ１０７，Ｏ１０８ 出力信号 ｔｄ１、ｔｄ１０１ クロック信号遅延差 １、２、３、４ フリップフロップ ２１、２２、２３、２４、２６、２７、２８、２９ フ
リップフロップ １０１、１０２，１０３，１０４，１０５，１０６，１
０７，１０８ フリップフロップ １１、１２ シフトレジスタ基本回路 ＲＣ 寄生容量及び寄生抵抗
Claims (4)
- 【請求項１】 複数のフリップフロップと前記フリップ
フロップにクロック信号を供給するクロックバッファを
ブロック化し、データの流れと反対方向からクロック信
号を供給する前記基本回路を複数個直列に配置するシフ
トレジスタ。 - 【請求項２】 請求項１記載のシフトレジスタを同一帯
上に配置する事を特徴とするシフトレジスタ。 - 【請求項３】 請求項１記載のシフトレジスタをライン
型光電変換装置に用いた事を特徴とする半導体装置。 - 【請求項４】 請求項２記載のシフトレジスタをライン
型光電変換装置に用いた事を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002440A JP2002208292A (ja) | 2001-01-10 | 2001-01-10 | シフトレジスタ |
| US10/017,246 US20020094057A1 (en) | 2001-01-10 | 2001-12-13 | Shift register |
| TW090131533A TWI254445B (en) | 2001-01-10 | 2001-12-19 | Shift register |
| CN02101621.6A CN1242419C (zh) | 2001-01-10 | 2002-01-10 | 移位寄存器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002440A JP2002208292A (ja) | 2001-01-10 | 2001-01-10 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208292A true JP2002208292A (ja) | 2002-07-26 |
Family
ID=18870947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001002440A Pending JP2002208292A (ja) | 2001-01-10 | 2001-01-10 | シフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020094057A1 (ja) |
| JP (1) | JP2002208292A (ja) |
| CN (1) | CN1242419C (ja) |
| TW (1) | TWI254445B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7379520B2 (en) * | 2002-04-01 | 2008-05-27 | Broadcom Corporation | Low jitter phase rotator |
| US7127667B2 (en) * | 2002-04-15 | 2006-10-24 | Mediatek Inc. | ACS circuit and viterbi decoder with the circuit |
| TW530464B (en) * | 2002-05-07 | 2003-05-01 | Mediatek Inc | Survive path memory circuit and Viterbi decoder with the circuit |
| TWI255622B (en) * | 2004-10-21 | 2006-05-21 | Mediatek Inc | Method of computing path metrics in a high-speed Viterbi detector and related apparatus thereof |
-
2001
- 2001-01-10 JP JP2001002440A patent/JP2002208292A/ja active Pending
- 2001-12-13 US US10/017,246 patent/US20020094057A1/en not_active Abandoned
- 2001-12-19 TW TW090131533A patent/TWI254445B/zh not_active IP Right Cessation
-
2002
- 2002-01-10 CN CN02101621.6A patent/CN1242419C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020094057A1 (en) | 2002-07-18 |
| CN1365118A (zh) | 2002-08-21 |
| TWI254445B (en) | 2006-05-01 |
| CN1242419C (zh) | 2006-02-15 |
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