KR100873159B1 - 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩전송 방법 및 이 방법을 이용하는 래퍼 회로 - Google Patents

전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩전송 방법 및 이 방법을 이용하는 래퍼 회로 Download PDF

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Abstract

딜레이-인센시티브(Delay-Insensitive; 이하 DI라함)지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용하여 전송선과 스위칭수를 줄이는 하이브리드 터너리 데이터 전송 방법 과 이 방법을 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 제공하기 위한 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로가 개시된다. 본 발명은 하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'신호를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우의 신호로 인코딩 하는 것이다.

Description

전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로{The hybrid ternary encoding scheme to reduce both the transmission line and the wrapper circuit using the hybrid ternary encoding}
도 1a는 종래의 비동기식 데이터 전송 방식에서 번들 데이터 전송 방식을 보여주기 위한 블록도이다.
도 1b는 종래의 비동기식 데이터 전송 방식에서 DI 지연모델의 2선식 전송 방식을 보여주기 위한 블록도이다.
도 2는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법의 24가지 경우를 보여주기 위한 진리표이다.
도 3은 도 2의 case1에서의 하이브리드 터너리 인코딩 전송 방법을 보여주기 위한 도면이다.
도 4는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 이용하여 1-of-4 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
도 5는 도 4의 송신래퍼회로에 사용되는 C 엘리먼트 회로의 기호, 회로도 및 진리표를 나타내는 도면이다.
도 6은 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 2 선식 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
도 7은 도 6의 송신래퍼회로에 사용되는 C-AND 회로의 기호, 회로도를 나타내는 도면이다.
도 8은 도 6의 수신래퍼회로에 사용되는 C-OR 회로의 기호, 회로도를 나타내는 도면이다.
도 9는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 터너리 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
도 10은 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 번들 데이터 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 송신래퍼 101A~101D : C 엘리먼트회로
120 : NOR 회로 130 : AND 회로
200 : 수신래퍼 210 : HIB
220 : LIB 240 : NOR 회로
본 발명은 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로에 관한 것으로, 특히 딜레이-인센시티브(Delay-Insensitive; 이하 DI라함)지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용하여 전송선과 스위칭수를 줄이는 하이브리드 터너리 데이터 전송 방법 과 이 방 법을 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 제공하기 위한 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로에 관한 것이다.
최근 VLSI 시스템이 DSM(Deep-Sub Micron) 기술로 고집적화 되면서 고성능 및 저전력 시스템 설계가 이루어지고 있다. 클럭 기반 시스템의 고집적화는 온 칩(on-chip)에서 클럭 분배시 클럭 스큐(skew)와 지터(jitter)라는 문제를 가지고 있으며 로컬 모듈간의 타이밍 조절을 위해 버퍼가 포함된 클럭 트리가 생성되고, 이 클럭 트리로 인해 칩에서 많은 전력을 소모한다.
시스템의 고집적화로 발생된 클럭 분배 문제를 해결할 방법으로 핸드셰이크 프로토콜에 의해 데이터를 전송하는 비동기식 회로의 설계가 제시된다. 비동기식 회로는 시스템 클럭을 사용하지 않음으로 회로의 타이밍 문제를 효과적으로 해결할 수 있다. 비동기식 회로 설계 방법은 시스템 클럭에 의해 전체 시스템이 동작하는 동기식 시스템과는 달리 각 모듈의 요구(request)와 확인(acknowledge)의 이벤트 신호에 따라 동작이 요구된 모듈만 구동된다. 사용하지 않는 모듈은 동작시키지 않음으로 저전력 회로 설계가 가능하다.
비동기식 데이터 전송 방식은 회로 지연과 전송선 지연의 두 가지 고려사항에 따라 번들 데이터 전송 방식과 DI 전송 방식으로 구분된다. 도 1a에서 보는 바와 같이, 번들 데이터 전송 방식은 조합 회로의 지연과 동일한 지연 소자를 요구 신호에 적용한 방식으로, 구현이 쉬우나 시스템이 커지게 되면 회로 구현에서 중대한 오류가 발생될 수 있다. 즉, 번들 데이터 전송 방식은 시스템이 커지게 되면 각 모듈간의 통신에 필요한 제어 신호가 많아지게 되고, P&R(Placement & Routing) 이전에 각 전송선의 지연 시간을 예측하기가 어려워 회로의 모든 데이터에 대해 정합 지연을 구하는 것이 어렵다. 또한 전송선의 지연이 다양하므로 회로의 복잡도를 증가시킬 수 있다.
도 1b는 기본적인 DI 지연 모델이 적용된 2 선식(dual-rail) 데이터 전송 방식이다. 2 선식 전송 방식은 1 비트의 데이터를 2 개의 선으로 표현하는 방식으로, 표 1a에서 보는 바와 같이 입력 데이터 D와 보수 관계의 데이터인 D로 표현한다. 보수 관계의 데이터를 전송하는 이유는 수신단에서 데이터의 유효성을 쉽게 검출하기 위함이다. D와 D의 값이 모두 '0'이면 데이터로 유효하지 않다고 판단하고 이전 동작이 완료되었음을 알리는 완료 신호를 출력한다. 2 선식 전송 방식은 DI 지연 모델로 회로를 구성할 수 있는 장점이 있는 반면 전송선이 2 배 증가하는 단점이 있다.
DI 지연 모델의 전송 방식은 1-of-4 전송 방식과 터너리 전송 방식등이 있는 데, 1-of-4 데이터 전송 방식은 표 1b에서 보는 바와 같이 2 비트의 데이터를 4 비트의 데이터로 인코딩하게 된다. 1-of-4 전송 방식의 특징은 전송선이 증가하나, 신호의 천이수를 줄여서 데이터 전송 시에 발생하는 에너지를 감소시킬 수 있다. 노이즈나 크로스 토크에 강한 특성이 있어 동기식 버스 구조에서 사용된다. 3 치 데이터(3-valued data)를 가지는 터너리 전송 방식은 표 1c서 보는 바와 같이, 하나의 전송선에 '0', '1' 그리고 VDD/2의 3 가지 데이터를 표현할 수 있으므로 기존 의 비동기 프로토콜보다는 전송선을 줄일 수 있다. 또한 신호의 스위칭 전압(switching voltage)이 줄어듦으로 저전력 비동기 회로를 설계할 수 있는 장점이 있다. 터너리 전송 방식은 모든 데이터가 VDD/2일 때 데이터가 무효하다고 판단하고 완료 신호를 출력한다.
<표 1> DI 지연 모델의 비동기 인코딩 방식
Figure 112007001342012-pat00001
이와 같은 비동기식 데이터 전송 회로는 완료 신호 검출을 위해 두 배 이상의 전송선과 로직 크기를 가지게 된다. 2 선식 전송 방식이나 1-of-4 전송 방식은 비동기 회로 설계에 많이 쓰이는 인코딩 방법으로 동기식 회로에 비해 두 배 이상의 전송선이 필요하다. 또한 각 인코딩 방법에 맞는 조합 회로가 필요하므로 기존의 동기식 방식에 비하여 더 많은 전송선과 조합 회로가 요구되는 문제점이 있었다.
본 발명은 상기의 문제점을 해소하기 위하여 발명된 것으로, DI 지연 모델의 비동기식 회로에 3치 전압 레벨을 사용하여 하나의 전송선에 3개의 상태를 가지므로 쉽게 완료신호의 검출이 가능하며 전송선이 기존의 비동기 프로토콜에 비하여 50%감소하며 회로의 동작시 동적 스위칭 전압의 감소로 저전력 회로 설계가 가능함 으로서 다양한 비동기 방식들 간의 데이터 전송을 위한 버스로 사용할 수 있는 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법을 제공하는 데 제 1 목적이 있다.
본 발명의 제 2 목적은 상기한 하이브리드 터너리 인코딩 전송방법을 이용하는 래퍼 회로를 제공하는 데 그 목적이 있다.
이와 같은 제 1 목적을 달성하기 위한 본 발명은
하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'신호를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우의 신호로 인코딩 하는 것이다.
상기한 제 2 목적을 수행하기 위한 본 발명의 일실시예로서, 하이브리드 터너리 데이터 전송 방법과 번들 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로는 입력 신호 D[i-1]a, D[i-1]b 를 제 1 입력으로, 인버터(I13)를 통과한 확인신호인 ack[i] 및 요구 신호 req[i-1]를 AND회로(410)에서 연산하여 제 2 입력으로 하는 제 1C-AND(101A), 제 2C-AND(101B), 제 3 C-AND(101C) 및 제 4C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 2 C-AND회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100);
상기 송신래퍼(100)의 출력신호 D[i]a, D[i]b와 확인신호 ack[i+1]를 각각 입력받기 위한 고속 디지털 입력 버퍼인 HIB회로(210A, 220A) 및 LIB회로(220A, 220B); 상기 HIB회로(210A, 220A) 및 상기 LIB회로(220A, 220B)에서 출력된 네 개의 신호를 입력받기 위한 제 1 C-엘리먼트회로(410A), 제 2 C-엘리먼트회로(410B), 제3 C-엘리먼트회로(410C)및 제 4 C-엘리먼트회로(410D); 상기 제 1 C-엘리먼트회로(410A) 및 제 2 C-엘리먼트회로(410B)의 출력신호를 연산하여 확인신호인 ack[i] 및 요구 신호 req[i+1]를 연산하기 위한 제 1 NOR회로(420); 상기 제 1 C-엘리먼트회로(410A)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 51, 상기 제 2 C-엘리먼트회로(410B)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 52 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52; 상기 제 3 C-엘리먼트회로(410C)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 53, 상기 제 4 C-엘리먼트회로(410D)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 54, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 54 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 53으로 구성된 송신래퍼(200)인 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
삭제
첨부된 도 2는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법의 24가지 경우를 보여주기 위한 진리표이고, 도 3은 도 2의 케이스 1에서의 하이브리드 터너리 인코딩 전송 방법을 보여주기 위한 도면이다.
본 발명에 따른 하이브리드 터너리 데이터 전송 방법은 터너리 전송 방법에 1-of-4 전송 방법을 조합한 새로운 인코딩 방법으로 DI 지연 모델 비동기 회로에도 적용이 가능하다. 본 발명에 따른 하이브리드 터너리 인코딩 방법은 도 2에서 보는 바와 같이, 24가지(case1~ case24)의 데이터 인코딩을 할 수 있다. 도 2에서 '1'은 구동 전압인 VDD를 의미하고, '0'은 그라운드 전압인 VSS를 의미하며, 그리고 'H'는 신호천이 값인 VDD/2를 의미한다. 도 2의 표에서 전송된 값이 'HH'이면 전송된 데이터가 유효하지 않음(무효)임을 나타내는 데, 비동기 회로에서는 모든 데이터가 유효하지 않음을 확인하는 기간인 스페이서(spacer)후에 이전 데이터가 완전하게 처리되었다는 완료 동작을 검출하므로 'HH'는 무효로 정의한다.
즉, 본 발명에 따른 하이브리드 터너리 데이터 전송 방법은 하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우로 인코딩 하는 방법인 것이다.
예를 들어, 도 2의 케이스 1에서는 'HH'를 무효 상태로 두고, '00', '01', '10', '11'을 각각 'H0', 'H1', '0H', '1H'로 표현하였으나, 케이스 2에서는 '00', '01', '10', '11'을 각각 'H0', 'H1', '1H', '0H'로 표현하여 가능한 24가지 경우의 2비트 데이터로 인코딩하는 것이다.
그러므로, 본 발명에 따른 하이브리드 터너리 데이터 전송 방법은 데이터 전송선을 기존의 비동기식 프로토콜에 비해 절반으로 줄인다. 즉, 기존의 2 선식 전송 방식이나 1-of-4 전송 방식은 n 비트 데이터 전송을 위해 2n 배의 전송선이 필요하다. 제안된 전송 방식은 n 비트 데이터 전송을 위해 n 배의 전송선이 필요하다.
또한, 신호의 천이 수를 줄여 스위칭 에너지를 줄인다. 기존의 터너리 전송 방식은 신호의 천이가 무효 상태로 바뀔 때마다 모든 신호들이 VDD/2로 천이한다. 그러나, 본 발명에 따른 하이브리드 터너리 데이터 전송 방법은 2 비트 데이터를 전송할 때 2 비트 중 1 비트 신호만 VDD/2로 천이하여 스위칭 전압(
Figure 112007001342012-pat00002
)을 50% 감소시킨다. 디지털 시스템의 소비 전력을 나타내는 하기 <식 1>을 참조하면, 스위칭 전압(
Figure 112007001342012-pat00003
)을 50% 줄어들면 동적 소비 전력(
Figure 112007001342012-pat00004
)이 줄어드는 것을 알 수 있다.
Figure 112007001342012-pat00005
.............................식 1
도 3은 종래의 터너리 데이터 전송 방법과 본 발명에 따른 하이브리드 터너리 데이터 전송 방법의 신호천이를 비교한 것으로, 종래의 터너리 데이터 전송 방법은 데이터가 유효하지 않은(무효) 스페이서 상태에서 모든 데이터 값이 'H'로 천이 되고 있다. 스페이서 기간의 데이터 이전과 이후의 값을 보면 VDD/2의 신호 크기만큼 스위칭이 일어남을 알 수 있다. 그러나, 본 발명에 따른 하이브리드 터너리 데이터 전송 방법은 기존의 터너리 전송 방식과 동일하게 스페이서 상태에서는 'H'로 되어 있으나 이전과 이후의 값을 비교하면 신호의 천이 수가 50% 줄어든 것을 알 수 있다.
첨부된 도 4는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 이용하여 1-of-4 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이고, 도 5는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 2 선식 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
본 발명에 따른 하이브리드 터너리 데이터 전송 방법을 시스템 버스로 이용하기 위해 서로 다른 비동기 전송 프로토콜과 호환 가능한 래퍼 회로가 설계되어야 하는 데, 데이터는 각각의 래퍼를 이용하여 정해진 프로토콜의 데이터로 변환 가능하다.
본 발명에 따른 하이브리드 터너리 데이터 전송 방법과 종래의 1-of-4 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로는 도 4에서 보는 바와 같이, 1-of-4 전송 방식은 한 번에 2 비트의 데이터를 전송하므로 송신 래퍼의 입력에도 2 비트의 데이터 입력을 기준으로 사용한다. 송신 래퍼는 1-of-4 전송 방식에서 하이브리드 터너리 전송 방식으로 변환시켜주는 역할을 한다.
송신 래퍼(100)는 1-of-4 데이터인 입력 신호 D[i-1]0, D[i-1]1, D[i-1]2, D[i-1]3를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 네 개의 C 엘리먼트회로(101A~101D)를 포함한다. C 엘리먼트회로(101A~101D)각각은, 도 5에 나타낸 바와 같이, 전원전위 VDD와 노드 N1 사이에 직렬로 전기 접속된 PMOS1, 2와, 노드 N1과 접지전위 사이에 직렬로 전기접속된 NMOS1, 2와, 노드 N1과 출력 사이에 전기 접속된 인버터(I1)로 구성된다. C 엘리먼트회로(101A~101D)는 두 입력이 모두 '1'일 때 '1'이 출력되고 하나의 천이만 발생했을 때는 이전 상태를 유지한다. 또 입력이 모두 '0'일 때만 출력이 '0'이 되어 하이브리드 데이터로 변환된다.
제 1 C 엘리먼트회로(101A)의 출력은 제 2 NOR회로(120B)에 입력됨과 동시에 NMOS 12의 게이트로 입력되며, 제 2 C 엘리먼트회로(101B)의 출력은 제 2 NOR회로(120B)에 입력됨과 동시에 PMOS 12의 게이트로 입력되고, PMOS 12 및 NMOS 12는 전원전위 VDD와 접지전위사이에서 직렬접속된다. PMOS 12 및 NMOS 12의 사이에서 신호 D[i]b가 출력되며, 전원전위 VDD/2와 신호 D[i]b의 사이에 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받는 NMOS22가 접속된다.
제 3C 엘리먼트회로(101C)의 출력은 제 1 NOR회로(120A)에 입력됨과 동시에 NMOS 11의 게이트전압으로 입력되며, 제 4 C 엘리먼트회로(101D)의 출력은 제 1 NOR회로(120A)에 입력됨과 동시에 PMOS 11의 게이트전압으로 입력되고, PMOS 11 및 NMOS 11는 전원전위 VDD와 접지전위사이에서 직렬접속된다. PMOS 11 및 NMOS 11의 사이에서 신호 D[i]a가 출력되며, 전원전위 VDD/2와 신호 D[i]a의 사이에 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받는 NMOS21이 접속된다.
제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력은 AND 회로(130)에 입력되며 AND 회로(130)의 출력은 확인신호 ack[i-1]로 사용된다.
이와 같이 구성된 송신래퍼(100)의 신호를 수신하기 위한 수신래퍼(200)는 송신래퍼(100)의 출력신호 Da[i], Db[i]를 각각 고속 디지털 입력 버퍼인 HIB회로(210A, 220A)(High - Input Buffer)와 LIB회로(220A, 220B)에 각각 입력되도록 구성되며 HIB회로(210A, 220A)(High - Input Buffer)와 LIB회로(220A, 220B)에서 출력된 네 개의 신호는 도 5에서 보는 바와 같이 네 개의 C 엘리먼트회로(101A~101D)에 확인신호 ack[i+1]과 같이 입력되도록 구성된다. 네 개의 C 엘리먼트회로(101A~101D)는 각각 네 개의 출력데이터 D[i+1]0, D[i+1]1, D[i+1]2, D[i+1]3를 출력 함과 동시에 확인신호 ack[i]를 출력하는 NOR 회로(240)에 입력되도록 구성된다.
이와 같이 구성된 송신래퍼(100)의 출력 데이터 Da[i], Db[i]는 3 치 데이터를 가지는 하이브리드 터너리 데이터이다. 수신 래퍼(200)에서는 이진 데이터의 저장을 위해서 C-엘리먼트를 사용하고, 3 치 데이터를 처리하기 위해 고속 디지털 입력 버퍼인 HIB(High - Input Buffer)회로(210A, 220A)와 LIB(Low - Input Buffer)회로(210B, 220B)를 통하여 VDD/2를 '1' 또는 '0'으로 인식한다. HIB의 회로는 Vin이 VrefH보다 클 경우 '1'이 출력되고 Vin이 VrefH보다 작을 경우 '0'이 출력된다. LIB 회로는 HIB와 동일한 방법으로 Vin과 VrefL를 비교하여 출력한다. 이 회로들로 VDD/2를 이진 데이터로 구분하며 구분된 이진 데이터는 C-엘리먼트를 통하여 저장하고 출력한다.
첨부된 도 6은 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 2 선식 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이고, 도 7은 도 6의 송신래퍼회로에 사용되는 C-AND 회로의 기호, 회로도를 나타내는 도면이며, 도 8은 도 6의 수신래퍼회로에 사용되는 C-OR 회로의 기호, 회로도를 나타내는 도면이다.
도 6을 참조하면, 2 선식 전송 방식과 하이브리드 터너리 전송 방식간의 호환을 위한 송신래퍼(100) 및 수신래퍼(200)는, 도 4의 하이브리드 터너리 데이터 전송 방법과 1-of-4 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로와 구성 이 유사하나 송신래퍼(100)의 C엘리먼트(101A~101D)대신 C-엘리먼트와 AND 게이트의 기능이 통합된 C-AND 회로가 사용되고, 수신래퍼(200)의 C엘리먼트(230A~230D)대신 C-엘리먼트와 OR 게이트의 기능이 통합된 C-OR 회로가 사용된다. 따라서, 이하에서는 동일한 구성요소 및 대체된 구성요소에는 도 4와 동일한 부호를 부여한다.
여기서, C-AND회로(101A~101D)는 도 7에서 보는 바와 같이, 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS31에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina및 inb를 게이트로 입력받는 PMOS 32 및 PMOS 33과 입력신호 ina및 inb를 게이트로 입력받는 NMOS 31 및 NMOS 32와 확인신호 ack를 게이트로 입력받는 NMOS 33이 순차적으로 접속되어 구성되며, PMOS 32 및 PMOS 33 및 NMOS 31사이에 전기 접속된 인버터(I11)로 구성된다.
또한, C-OR회로(230A~230D)는 도 8에서 보는 바와 같이, 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS41과 입력신호 ina및 inb를 게이트로 입력받는 PMOS42 및 PMOS 43이 순차적으로 접속되며, 상기 PMOS 43에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina및 inb를 게이트로 입력받는 NMOS 41 및 NMOS 42과 확인신호 ack를 게이트로 입력받는 NMOS 43이 접속되어 구성되며, NMOS 41 및 NMOS 42 및 PMOS 43사이에서 전기 접속된 인버터(I21)로 구성된다.
이와 같이 구성된 2 선식 전송 방식과 하이브리드 터너리 전송 방식간의 호 환을 위한 송신래퍼(100)는 다음 스테이지로부터 입력되는 ack[i] 신호와 C-AND 회로(101A~101D)에 의해 송신 래퍼 출력 신호의 유효성을 판단할 수 있다. 두 개의 출력 단에 구성된 각 3 개의 트랜지스터(PMOS 11, NMOS 11, NMOS21 및 PMOS 12, NMOS 12, NMOS22)를 통하여 '0', '1' 그리고 VDD/2의 데이터를 출력하게 된다. 출력된 데이터는 하이브리드 터너리 전송 방식의 데이터가 된다.
수신 래퍼(200)에서는 고속 입력 버퍼 회로인 HIB(210A, 210B)와 LIB(220A, 220B)을 사용하여 3 치 데이터의 값을 이진 데이터로 구분하였다. HIB와 LIB의 회로 출력은 C-OR 회로(230A~230D)를 통해 데이터를 연산하고 저장한다. C-OR 회로(230A~230D)로 입력되는 데이터는 ack[i]에 의해서 다음 스테이지로 데이터를 보낸다. C-OR회로(230A~230D)의 출력 신호 중 데이터의 유효성을 판단하기 위해 NOR 회로(240)를 사용하여 ack[i-1] 신호를 생성하였다.
도 9는 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 터너리 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이고, 도 10은 본 발명에 따른 하이브리드 터너리 인코딩 전송 방법을 사용하여 번들 데이터 방식과 데이터 호환을 위한 송신 및 수신 래퍼 회로이다.
터너리 전송 방식과 하이브리드 터너리 전송 방식의 데이터 호환을 위한 송신래퍼(100) 및 수신래퍼(200)는 도 9에서 보는 바와 같이, 입력과 출력이 모두 3치 데이터이므로 회로 구성은 도 4 및 도 6과 유사하다. 차이점은 송신래퍼(100)의 입력신호가 각각 HIB(310A, 310B)와 LIB(320A, 320B)을 경유하여 입력되는 것과 수신래퍼(200)에서 제 1 C-OR 회로(230A)의 출력은 제 1 NOR회로(310A)에 입력됨과 동시에 PMOS 45의 게이트로 입력되며, 제 2 C-OR회로(230B)의 출력은 제 1 NOR회로(310A)에 입력됨과 동시에 NMOS 45의 게이트로 입력되고, PMOS 45 및 NMOS 45는 전원전위 VDD와 접지전위사이에서 직렬접속된다. PMOS 45 및 NMOS 45의 사이에서 신호 D[i+1]b가 출력되며, 전원전위 VDD/2와 신호 D[i+1]b의 사이에 제 1 NOR회로(310A)의 출력신호를 게이트로 입력받는 NMOS 46이 접속되며, 제 3 C-OR 회로(230C)의 출력은 제 2 NOR회로(310B)에 입력됨과 동시에 PMOS 46의 게이트로 입력되며, 제 4 C-OR회로(230D)의 출력은 제 2 NOR회로(310B)에 입력됨과 동시에 NMOS 48의 게이트로 입력되고, PMOS 46 및 NMOS 48은 전원전위 VDD와 접지전위사이에서 직렬접속된다. PMOS 46 및 NMOS 48의 사이에서 신호 D[i+1]b가 출력되며, 전원전위 VDD/2와 신호 D[i+1]b의 사이에 제 2 NOR회로(310B)의 출력신호를 게이트로 입력받는 NMOS47이 접속되며, 제 1 NOR회로(310A) 및 제 2 NOR회로(320B)의 출력은 NAND 회로(329)에 입력되며, NAND 회로(329)의 출력은 확인신호 ack[i]로 사용되는 점이 다르다.
마찬가지로, 송신래퍼(100)는 다음 스테이지로부터 입력되는 ack[i] 신호와 HIB(310A, 310B)와 LIB(320A, 320B)을 경유하여 C-AND 회로(101A~101D)에 입력되는 신호에 의해 송신 래퍼 출력 신호의 유효성을 판단할 수 있다. 두 개의 출력 단에 구성된 각 3 개의 트랜지스터(PMOS 11, NMOS 11, NMOS21 및 PMOS 12, NMOS 12, NMOS22)를 통하여 '0', '1' 그리고 VDD/2의 데이터를 출력하게 된다. 출력된 데이터는 하이브리드 터너리 전송 방식의 데이터가 된다.
수신 래퍼(200)에서는 고속 입력 버퍼 회로인 HIB(210A, 210B)와 LIB(220A, 220B)을 사용하여 3 치 데이터의 값을 이진 데이터로 구분하였다. HIB와 LIB의 회로 출력은 C-OR 회로(230A~230D)를 통해 데이터를 연산하고 저장한다.
번들 데이터 전송 방식과 하이브리드 터너리 전송 방식의 데이터 호환을 위한 송신래퍼(100) 및 수신래퍼(200)는 도 10에서 보는 바와 같이, 입력과 출력이 모두 3치 데이터이므로 회로 구성은 도 4 및 도 6과 유사하다. 차이점은 송신래퍼(100)의 입력 신호중 하나가 요구 신호 req[i-1]와 확인신호 ack[i]를 인버터(I13)를 경유하여 C 엘리먼트회로를 통하여 입력받도록 하고, 수신래퍼(200)에서 신호를 입력받는 HIB(210A, 210B)와 LIB(220A, 220B)의 출력측에 데이터 저장을 위한 C-엘리먼트 소자 대신 스택으로 쌓여진 4개의 트랜지스터(PMOS 51, PMOS 52, NMOS 51, NMOS52 및 PMOS 53, PMOS 54, NMOS 53, NMOS54)와 출력 인버터(I16, I17)이 데이터를 저장하는 역할을 한다.
번들 데이터 전송 방식과 하이브리드 터너리 전송 방식의 데이터 호환을 위한 송신래퍼(100)의 입력과 수신래퍼(200)의 출력은 번들 데이터 전송 방식으로 이루어진다. 번들 데이터 전송 방식이므로 송신 래퍼 회로의 입력과 수신 래퍼 회로의 출력에는 요구 신호와 확인 신호가 필요하다. 송신 래퍼는 유효한 데이터가 입력되면 req[i-1]와 ack[i]가 각각 '1', '0'일 때 하이브리드 터너리 데이터가 출력된 다. 출력된 데이터는 DI 전송 방식이므로 요구 신호가 필요 없다. 수신 래퍼의 입력은 DI 방식이지만 출력은 번들 데이터 방식으로 구성된다.
상술한 바와 같이, 본 발명에 따른 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로는 전송선의 감소 및 회로 동작의 동적 스위칭 횟수를 경감한다. 또한 본 발명에 따른 인코딩 전송 방법을 다른 비동기식 프로토콜과 호환시키기 위해서 데이터가 호환 가능하도록 설계된 래퍼 회로는 C-OR, C-AND 회로를 추가하여 C-element 회로와 OR 게이트 및 AND 게이트를 하나로 통합한 것으로 개별적으로 사용한 경우보다 4개의 트랜지스터가 감소하는 효과가 있다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.

Claims (7)

  1. 하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'신호를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우의 신호로 인코딩 하는 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법.
  2. 입력 신호 D[i-1]0를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C 엘리먼트회로(101A), 입력 신호 D[i-1]1를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C 엘리먼트회로(101B), 입력 신호 D[i-1]2를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C 엘리먼트회로(101C), 입력신호 D[i-1]3를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 4 C 엘리먼트회로(101A~101D); 상기 제 1 C 엘리먼트회로(101A)의 출력신호 및 상기 제 2 C 엘리먼트회로(101B)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 1 C 엘리먼트회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12 및 상기 제 2 C 엘리먼트회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS22; 상기 제 3 C 엘리먼트회로(101C)의 출력신호 및 상기 제 4 C 엘리먼트회로(101D)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 3 C 엘리먼트회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11 및 상기 제 4 C 엘리먼트회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS 21; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 AND 회로(130)로 구성된 송신래퍼(100);
    상기 송신래퍼(100)의 출력신호 D[i]a를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 1 HIB회로(210A) 및 제 1 LIB회로(220A); 상기 송신래퍼의 출력신호 D[i]b를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 2 HIB회로(210B) 및 제 2 LIB회로(220B); 상기 제 1 HIB회로(210A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 4 C 엘리먼트 회로(230D), 상기 제 1 LIB회로(220A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 3 C 엘리먼트 회로(230C), 상기 제 2 HIB회로(210B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 2 C 엘리먼트 회로(230B) 및 상기 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 1 C 엘리먼트 회로(230A); 상기 제1 C 엘리먼트회로(230A), 제2 C 엘리먼트회로(230B), 제3 C 엘리먼트회로(230C), 제4 C 엘리먼트회로(230D에서 각각 출력되는 출력데이터 D[i+1]0, D[i+1]1, D[i+1]2, D[i+1]3를 입력받음과 동시에 확인신호 ack[i]를 출력하는 NOR 회로(240)로 구성된 수신래퍼(200)를 포함하는 하이브리드 터너리 데이터 전송 방법과 1-of-4 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
  3. 입력 신호 D[i-1]a, D[i-1]b를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101A), 입력 신호 D[i-1]a,
    Figure 112008061066124-pat00017
    를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C-AND(101B), 입력 신호 D[i-1]b,
    Figure 112008061066124-pat00018
    를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C-AND(101C), 입력 신호
    Figure 112008061066124-pat00019
    ,
    Figure 112008061066124-pat00020
    를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 4 C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 2 C-AND회로(101B)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100);
    상기 송신래퍼(100)의 출력신호 D[i]a를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 1 HIB회로(210A) 및 제 1 LIB회로(220A); 상기 송신래퍼의 출력신호 D[i]b를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 2 HIB회로(210B) 및 제 2 LIB회로(220B); 상기 제 1 HIB회로(210A)의 출력신호와 제 2 HIB회로(210B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 4 C OR회로(230D), 상기 제 1 LIB회로(220A)의 출력신호와 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 3 C OR회로(230C), 상기 제 1 HIB회로(210A)의 출력신호와 제 1 LIB회로(220A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 2 C OR회로(230B) 및 상기 제 2 HIB회로(210B)의 출력신호와 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 1 C OR회로(230A); 상기 제1 C-OR회로(230A)에서 출력되는 D[i+1]a 신호, 제2 C-OR회로(230B)에서 출력되는
    Figure 112008061066124-pat00021
    신호, 제3 C-OR회로(230C)에서 출력되는 D[i+1]b신호 및 제4 C-OR회로(230D)에서 출력되는
    Figure 112008061066124-pat00022
    신호를 입력받아 확인신호 ack[i]를 출력하는 NOR 회로(240)로 구성된 수신래퍼(200)를 포함하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
  4. 제 3항에 있어서, 상기 C-AND회로(101A~101D)는 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS31에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina를 게이트로 입력받는 PMOS 32 및 입력신호 inb를 게이트로 입력받는 PMOS 33과 입력신호 ina를 게이트로 입력받는 NMOS 31 및 입력신호 및 inb를 게이트로 입력받는 NMOS 32와 확인신호 ack를 게이트로 입력받는 NMOS 33이 순차적으로 접속되어 구성되며, PMOS 32 및 PMOS 33와 NMOS 31사이에 전기 접속된 인버터(I11)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
  5. 제 3항에 있어서, 상기 C-OR회로(230A~230D)는 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS41과 입력신호 inb를 게이트로 입력받는 PMOS 42와 입력신호 ina를 게이트로 입력받는 PMOS 43이 순차적으로 접속되며, 상기 PMOS 43에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina inb를 게이트로 입력받는 NMOS 41 및 NMOS 42과 확인신호 ack를 게이트로 입력받는 NMOS 43이 접속되어 구성되며, NMOS 41 및 NMOS 42 및 PMOS 43사이에서 전기 접속된 인버터(I21)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
  6. 입력 신호 D[i-1]a를 입력받는 제 1 HIB(310A) 및 입력신호 D[i-1]b 를 입력받는 제 2 HIB(310B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101A), 입력 신호 D[i-1]a를 입력받는 제 1 HIB(310A) 및 입력신호 D[i-1]b 를 입력받는 제 2 LIB(320B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C-AND(101B),입력 신호 D[i-1]a를 입력받는 제 2 LIB(320A) 및 입력신호 D[i-1]b 를 입력받는 제 2 HIB(310B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C-AND(101C), 입력 신호 D[i-1]a를 입력받는 제 1 LIB(310B) 및 입력신호 D[i-1]b 를 입력받는 제 2 LIB(320B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 2 C-AND회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100);
    상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 HIB(210A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 3 LIB(220A)와 확인신호 ack[i+1]를 입력받기 위한 제 1 C-OR회로(230A), 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 HIB(210B)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 LIB(220B)와 확인신호 ack[i+1]를 입력받기 위한 제 2 C-OR회로(230B), 상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 HIB(210A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 HIB(210B)와 확인신호 ack[i+1]를 입력받기 위한 제 3 C-OR회로(230C), 상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 LIB(220A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 LIB(220B)와 확인신호 ack[i+1]를 입력받기 위한 제 4 C-OR회로(230D); 상기 제 1 C-OR회로(230A)의 출력신호 및 상기 제 2 C-OR회로(230B)의 출력 신호를 입력받는 제 1 NOR회로(310A); 상기 제 1 NOR회로(310A)의 입력측에 접속되어 상기 제 1 C-OR회로(230A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 45 및 상기 제 2 C-OR회로(230B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 45; 상기 제 1 NOR회로(310A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 45 및 NMOS 45의 사이에서 출력되는 신호 D[i+1]b의 사이에 전기 접속되는 NMOS 46; 상기 제 3 C -OR회로(230C)의 출력신호 및 상기 제 4 C -OR회로(230D)의 출력 신호를 입력받는 제 2 NOR회로(310B); 상기 제 2 NOR회로(310B)의 입력측에 접속되어 상기 제 3 C -OR회로(230C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 46 및 상기 제 4 C-OR회로(230D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 48; 상기 제 2 NOR회로(310B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 46 및 NMOS 48의 사이에서 출력되는 신호 D[i+1]b의 사이에 전기 접속되는 NMOS 47; 상기 제 1 NOR회로(310A) 및 제 2 NOR회로(310B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(329)로 구성된 송신래퍼(200)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 터너리 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
  7. 입력 신호 D[i-1]a, D[i-1]b 를 제 1 입력으로, 인버터(I13)를 통과한 확인신호인 ack[i] 및 요구 신호 req[i-1]를 AND회로(410)에서 연산하여 제 2 입력으로 하는 제 1C-AND(101A), 제 2C-AND(101B), 제 3 C-AND(101C) 및 제 4C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 2 C-AND회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100);
    상기 송신래퍼(100)의 출력신호 D[i]a, D[i]b와 확인신호 ack[i+1]를 각각 입력받기 위한 고속 디지털 입력 버퍼인 HIB회로(210A, 220A) 및 LIB회로(220A, 220B); 상기 HIB회로(210A, 220A) 및 상기 LIB회로(220A, 220B)에서 출력된 네 개의 신호를 입력받기 위한 제 1 C-엘리먼트회로(410A), 제 2 C-엘리먼트회로(410B), 제3 C-엘리먼트회로(410C)및 제 4 C-엘리먼트회로(410D); 상기 제 1 C-엘리먼트회로(410A) 및 제 2 C-엘리먼트회로(410B)의 출력신호를 연산하여 확인신호인 ack[i] 및 요구 신호 req[i+1]를 연산하기 위한 제 1 NOR회로(420); 상기 제 1 C-엘리먼트회로(410A)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 51, 상기 제 2 C-엘리먼트회로(410B)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 52 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52; 상기 제 3 C-엘리먼트회로(410C)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 53, 상기 제 4 C-엘리먼트회로(410D)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 54, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 54 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 53으로 구성된 송신래퍼(200)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 번들 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로.
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