JPH0732345B2 - デイジタル補間フイルタ回路 - Google Patents
デイジタル補間フイルタ回路Info
- Publication number
- JPH0732345B2 JPH0732345B2 JP20153385A JP20153385A JPH0732345B2 JP H0732345 B2 JPH0732345 B2 JP H0732345B2 JP 20153385 A JP20153385 A JP 20153385A JP 20153385 A JP20153385 A JP 20153385A JP H0732345 B2 JPH0732345 B2 JP H0732345B2
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- Japan
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- circuit
- interpolation filter
- signal
- sampling
- input
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はデイジタル補間フイルタ回路、更に詳しく言え
ば、低速サンプリングされた２つのデータ間を離散的に
補間し、高速サンプリングデータに変換する回路、特に
シリアル演算処理に適したデイジタル補間フイルタ回路
に関する。
ば、低速サンプリングされた２つのデータ間を離散的に
補間し、高速サンプリングデータに変換する回路、特に
シリアル演算処理に適したデイジタル補間フイルタ回路
に関する。
以下、補間フイルタの原理を説明する。入力信号のサン
プリング周期をＴ、補間回数をＮ、時刻ｔにおける入力
サンプリング信号をｘ（ｔ）、出力信号をｙ（ｔ）とす
る。補間フイルタは前回のサンプリング値ｘ（ｔ−Ｔ）
と今回のサンプリング値ｘ（ｔ）との差δ（＝ｘ（ｔ）
−ｘ（ｔ−Ｔ））をＮ等分し、ｘ（ｔ−Ｔ）に ずつ加算することにより、Ｔ時間後にはｙ（ｔ＋Ｔ）＝
ｘ（ｔ）となるように動作する。つまり、時間［t,t＋
Ｔ］における補間フイルタ回路の出力ｙは（１）式とな
る。
プリング周期をＴ、補間回数をＮ、時刻ｔにおける入力
サンプリング信号をｘ（ｔ）、出力信号をｙ（ｔ）とす
る。補間フイルタは前回のサンプリング値ｘ（ｔ−Ｔ）
と今回のサンプリング値ｘ（ｔ）との差δ（＝ｘ（ｔ）
−ｘ（ｔ−Ｔ））をＮ等分し、ｘ（ｔ−Ｔ）に ずつ加算することにより、Ｔ時間後にはｙ（ｔ＋Ｔ）＝
ｘ（ｔ）となるように動作する。つまり、時間［t,t＋
Ｔ］における補間フイルタ回路の出力ｙは（１）式とな
る。
（１）式の実現回路としては、パラレル演算を用いたア
・ボイスバンド・コーデック・ウィズ・ディジタル・フ
ィルタリングA Voiceband Codec with Digital Filteri
ng（IEEE,トランズアクシヨンズ・オン・コミユニケー
シヨンズ（TRNSACTION ON COMMUNICATIONS）Vol.COM−2
9,No.6,JUNE,1981,P824）がある。一般的にLSI化を考慮
すると、ハード規模（減加算器数，配線面積）の点で、
シリアル演算方式が有利であるが、逆に、従来の単純な
シリアル演算方式に対しては、以下の欠点を改善する必
要がある。
・ボイスバンド・コーデック・ウィズ・ディジタル・フ
ィルタリングA Voiceband Codec with Digital Filteri
ng（IEEE,トランズアクシヨンズ・オン・コミユニケー
シヨンズ（TRNSACTION ON COMMUNICATIONS）Vol.COM−2
9,No.6,JUNE,1981,P824）がある。一般的にLSI化を考慮
すると、ハード規模（減加算器数，配線面積）の点で、
シリアル演算方式が有利であるが、逆に、従来の単純な
シリアル演算方式に対しては、以下の欠点を改善する必
要がある。
（１）補間フイルタ回路の演算語長をＭビツトとする
と、必要なクロツク周波数は、 となるため、高速クロツクの供給及び動作が必要とな
る。
と、必要なクロツク周波数は、 となるため、高速クロツクの供給及び動作が必要とな
る。
（２）上記条件を満すことができない場合、下位ビツト
の切捨て演算を行う必要があり、したがつて、 となるデータに対しては補間レベルΔが０にまるめら
れ、精度劣化を生じてしまう。
の切捨て演算を行う必要があり、したがつて、 となるデータに対しては補間レベルΔが０にまるめら
れ、精度劣化を生じてしまう。
本発明の目的は、シリアル演算方式を用いた場合でも主
ループの演算語長を増加させず、入力データのレベル変
化量が小さい場合でも補間精度の劣化がなく、かつ、低
速クロツクで動作可能なデイジタル補間フイルタ回路を
提供することにある。
ループの演算語長を増加させず、入力データのレベル変
化量が小さい場合でも補間精度の劣化がなく、かつ、低
速クロツクで動作可能なデイジタル補間フイルタ回路を
提供することにある。
本発明は切り捨てられるべきビツトを主ループとは別に
演算し、そのキヤリー成分のみを主ループに加算するこ
とにより補間精度の向上を実現する。更に、主ループを
いくつかの副ループに分解し、独立に演算し、キヤリー
成分のみを各ループ間で順次加算することにより、低速
クロツク動作を実現する。
演算し、そのキヤリー成分のみを主ループに加算するこ
とにより補間精度の向上を実現する。更に、主ループを
いくつかの副ループに分解し、独立に演算し、キヤリー
成分のみを各ループ間で順次加算することにより、低速
クロツク動作を実現する。
以下、本発明の一実施例を第１図に示す。説明を簡単に
するために、補間回路Ｎ＝４、演算語長Ｍ＝８とする。
第１図において、１−1,1−２は入力信号ｘ（ｔ），出
力信号ｙ（ｔ）、２−１〜２−３はシフトレジスタ（ク
ロツク信号φｚの立上りエツジで動作する）、３−１〜
３−６はいずれもクロツク信号（以下それぞれφ１〜φ
６で表わす。）、４−１〜４−３はセレクタ回路、５−
１はラツチ回路、６−１はフリツプフロツプ回路、７−
１は減算器、８−１〜８−３は加算器である。４−1,5
−1,6−１の各回路の入出力の関係を各々、第２図，第
３図，第４図に示す。第１図の動作を用いて説明する。
するために、補間回路Ｎ＝４、演算語長Ｍ＝８とする。
第１図において、１−1,1−２は入力信号ｘ（ｔ），出
力信号ｙ（ｔ）、２−１〜２−３はシフトレジスタ（ク
ロツク信号φｚの立上りエツジで動作する）、３−１〜
３−６はいずれもクロツク信号（以下それぞれφ１〜φ
６で表わす。）、４−１〜４−３はセレクタ回路、５−
１はラツチ回路、６−１はフリツプフロツプ回路、７−
１は減算器、８−１〜８−３は加算器である。４−1,5
−1,6−１の各回路の入出力の関係を各々、第２図，第
３図，第４図に示す。第１図の動作を用いて説明する。
時刻ｔにおいて、φ１＝“H"より８ビツト（第５図にお
いて、 とする）の入力信号ｘ（ｔ）と加算器８−２の出力信号
ｙ″（ｔ）＝ｘ（ｔ−Ｔ）の差信号δ１が減算器７−１
で検出され、セレクタ回路４−１のＡ入力を介してシフ
トレジスタ２−１に格納される。次に期間 はφ１＝“L"となるので、シフトレジスタ２−１の内
容、つまりδ１はセレクタ回路４−１のＢ入力を介して
シフトレジスタ２−１に再格納される。つまり、δ１は
保持される。一方、ラツチ回路５−１の入力をシフトレ
ジスタ２−１の６段目の出力（LSB側３ビツト目）とす
ると、φ３が だけ“H"となるので、ラツチ回路５−１の出力Δは等価
的に となる。この結果、加算器８−１の出力ｙ′は ずつ更新される。一方、δのLSB側２ビツトはφ４＝
“H",φ５＝“L"の期間にセレクタ回路４−2,4−３を介
してシフトレジスタ２−３に格納される。次に、この２
ビツトは、φ４＝φ５＝“L"の期間、加算器８−３で演
算され、セレクタ回路４−2,4−３を介してシフトレジ
スタ２−３に格納される。このとき、加算器８−３の出
力キヤリー（Carry）はフリツプフロツプ６−１でタイ
ミング調整された後、φ６＝“L"の期間だけΔ′とし
て、加算器８−２でｙ′に加算される。
いて、 とする）の入力信号ｘ（ｔ）と加算器８−２の出力信号
ｙ″（ｔ）＝ｘ（ｔ−Ｔ）の差信号δ１が減算器７−１
で検出され、セレクタ回路４−１のＡ入力を介してシフ
トレジスタ２−１に格納される。次に期間 はφ１＝“L"となるので、シフトレジスタ２−１の内
容、つまりδ１はセレクタ回路４−１のＢ入力を介して
シフトレジスタ２−１に再格納される。つまり、δ１は
保持される。一方、ラツチ回路５−１の入力をシフトレ
ジスタ２−１の６段目の出力（LSB側３ビツト目）とす
ると、φ３が だけ“H"となるので、ラツチ回路５−１の出力Δは等価
的に となる。この結果、加算器８−１の出力ｙ′は ずつ更新される。一方、δのLSB側２ビツトはφ４＝
“H",φ５＝“L"の期間にセレクタ回路４−2,4−３を介
してシフトレジスタ２−３に格納される。次に、この２
ビツトは、φ４＝φ５＝“L"の期間、加算器８−３で演
算され、セレクタ回路４−2,4−３を介してシフトレジ
スタ２−３に格納される。このとき、加算器８−３の出
力キヤリー（Carry）はフリツプフロツプ６−１でタイ
ミング調整された後、φ６＝“L"の期間だけΔ′とし
て、加算器８−２でｙ′に加算される。
いま、ｘ（ｔ）＝2,y″（ｔ）＝ｘ（ｔ−Ｔ）＝０とす
ると、δ＝２となり、これをLSB側から８ビツト表示す
ると（01000000）となる。このとき、ラツチ回路５−１
の出力 （00000000）となる。一方、レジスタ回路２−３の内容
は、第５図の各区間〜の各最終時刻において、各々
（01），（00），（01），（00）となり、 におけるΔ′は各々の0,1,0,1となる。
ると、δ＝２となり、これをLSB側から８ビツト表示す
ると（01000000）となる。このとき、ラツチ回路５−１
の出力 （00000000）となる。一方、レジスタ回路２−３の内容
は、第５図の各区間〜の各最終時刻において、各々
（01），（00），（01），（00）となり、 におけるΔ′は各々の0,1,0,1となる。
この結果、従来技術では、このΔ′を発生しないため、
上記入力条件では、 となり入力信号ｘ（ｔ）＝２を再生できない。かつ、本
発明では、Δ′により、ｙ″は期間〜で各々、（00
000000），（100000000）（100000000），（01000000
0）となり、 を正確に実現することができる。
上記入力条件では、 となり入力信号ｘ（ｔ）＝２を再生できない。かつ、本
発明では、Δ′により、ｙ″は期間〜で各々、（00
000000），（100000000）（100000000），（01000000
0）となり、 を正確に実現することができる。
次にクロツク信号φ２が（２）式を満足できない場合で
も、シリアル演算可能な手法を第６図，第７図に示す。
説明の都合上、 （（２）式において、Ｍ＝8,N＝４）とする。
も、シリアル演算可能な手法を第６図，第７図に示す。
説明の都合上、 （（２）式において、Ｍ＝8,N＝４）とする。
ここで、説明の都合上、セレクタ回路４−１〜４−4,レ
ジスタ２−１〜２−3,加算器８−１〜８−３フリツプフ
ロツプ回路６−１で構成される回路部を下位ループ，セ
レクタ回路４−5,レジスタ２−4,2−5,ラツチ回路５−
1,加算器８−4,8−5,AND回路９−１で構成される部分を
上位ループと称する。
ジスタ２−１〜２−3,加算器８−１〜８−３フリツプフ
ロツプ回路６−１で構成される回路部を下位ループ，セ
レクタ回路４−5,レジスタ２−4,2−5,ラツチ回路５−
1,加算器８−4,8−5,AND回路９−１で構成される部分を
上位ループと称する。
時刻ｔにおける入力信号ｘ（ｔ）とセレクタ回路４−６
で合成される補間信号ｙ″（ｔ）＝ｘ（ｔ−Ｔ）は減算
器７−１で誤差δに変換され、そのうちLSB側４ビツト
はセレクタ回路４−１を介してレジスタ２−１に、MSB
側４ビツトはセレクタ回路４−５を介してレジスタ２−
４に各々、格納される。まず、下位ループにおいては、
レジスタ２−１のLSB側２ビツトは、加算器８−3,セレ
クタ回路４−2,4−3,レジスタ２−3,フリツプフロツプ
回路６−１で構成されるキヤリー発生回路に入力され
る。このキヤリー発生回路の基本動作は第１図のそれと
同じなので説明は少略する。さて、レジスタ２−１のMS
B側２ビツト、及び、レジスタ２−４のLSB側２ビツトは
セレクタ回路４−４により のLSB側４ビツト（ΔＬ）に変換されたのち、加算器８
−１で補間フイルタ出力信号のうちのLSB側４ビツト（y
L）と加算され、更に加算器８−２でキヤリー発生部の
出力Δ′Ｌと加算することにより、新たな補間信号のLS
B側４ビツト（ｙ″Ｌ）を形成すると同時上位ループに
キヤリーを送出する。
で合成される補間信号ｙ″（ｔ）＝ｘ（ｔ−Ｔ）は減算
器７−１で誤差δに変換され、そのうちLSB側４ビツト
はセレクタ回路４−１を介してレジスタ２−１に、MSB
側４ビツトはセレクタ回路４−５を介してレジスタ２−
４に各々、格納される。まず、下位ループにおいては、
レジスタ２−１のLSB側２ビツトは、加算器８−3,セレ
クタ回路４−2,4−3,レジスタ２−3,フリツプフロツプ
回路６−１で構成されるキヤリー発生回路に入力され
る。このキヤリー発生回路の基本動作は第１図のそれと
同じなので説明は少略する。さて、レジスタ２−１のMS
B側２ビツト、及び、レジスタ２−４のLSB側２ビツトは
セレクタ回路４−４により のLSB側４ビツト（ΔＬ）に変換されたのち、加算器８
−１で補間フイルタ出力信号のうちのLSB側４ビツト（y
L）と加算され、更に加算器８−２でキヤリー発生部の
出力Δ′Ｌと加算することにより、新たな補間信号のLS
B側４ビツト（ｙ″Ｌ）を形成すると同時上位ループに
キヤリーを送出する。
一方、上位ループではレジスタ２−４のMSB側は２ビツ
トはラツチ回路５−１により のMSB側４ビツトに変換され、加算器８−４で補間フイ
ルタ出力信号のMSB側４ビツト（yM）に加算されたの
ち、加算器８−５でφ７＝“H"のときのみAND回路９−
１を介して入力される下位ループからのキヤリー出力Δ
Ｍ′と加算され、新たな補間信号ｙ″Ｍを形成する。
トはラツチ回路５−１により のMSB側４ビツトに変換され、加算器８−４で補間フイ
ルタ出力信号のMSB側４ビツト（yM）に加算されたの
ち、加算器８−５でφ７＝“H"のときのみAND回路９−
１を介して入力される下位ループからのキヤリー出力Δ
Ｍ′と加算され、新たな補間信号ｙ″Ｍを形成する。
以上説明したように、本実施例では、入力データを下位
ループと上位ループで分割演算し、キヤリーを上位に転
送することにより、低速高精度演算を可能にする。尚、
前述の説明は都合上、従来クロツクの としたが、多ループに分割することにより、更に低速の
φ２で動作させることが可能である。
ループと上位ループで分割演算し、キヤリーを上位に転
送することにより、低速高精度演算を可能にする。尚、
前述の説明は都合上、従来クロツクの としたが、多ループに分割することにより、更に低速の
φ２で動作させることが可能である。
本発明によれば、分割されたデータを独立に演算し、キ
ヤリーのみを転送することにより、ビツト切捨てによる
補間精度の劣化を防止できるばかりでなく、低速クロツ
クでもシリアル演算が可能となるため、ハード規模の削
減が可能となる。
ヤリーのみを転送することにより、ビツト切捨てによる
補間精度の劣化を防止できるばかりでなく、低速クロツ
クでもシリアル演算が可能となるため、ハード規模の削
減が可能となる。
第１図は本発明の一実施例の構成ブロツク図、第２図〜
第４図は第１図に示す回路素子の入出関係を示す図、第
５図は第１図の動作を説明するタイミング図、第６図は
本発明の他の実施例の構成ブロツク図、第７図は第６図
の動作を説明するタイミング図である。 １……補間フイルタの入出力信号、２……シフトレジス
タ回路、３……クロツク信号、４……セレクタ回路、５
……ラツチ回路、６……フリツプフロツプ回路、７……
減算器、８……加算器、９……AND回路。
第４図は第１図に示す回路素子の入出関係を示す図、第
５図は第１図の動作を説明するタイミング図、第６図は
本発明の他の実施例の構成ブロツク図、第７図は第６図
の動作を説明するタイミング図である。 １……補間フイルタの入出力信号、２……シフトレジス
タ回路、３……クロツク信号、４……セレクタ回路、５
……ラツチ回路、６……フリツプフロツプ回路、７……
減算器、８……加算器、９……AND回路。
Claims (1)
- 【請求項１】サンプリング周波数ｆ、サンプリング周期
Ｔでサンプリングされた入力ディジタル信号をＮ倍のサ
ンプリング周波数Nf、1/N倍のサンプリング周期T/N（Ｎ
は整数）の出力サンプリング信号に変換するディジタル
補間フィルタ回路において、 前回と今回の入力サンプリング信号の差δを得る手段
（７−1,3−１）と、上記差δをＮ等分した値δ/Nを得
る手段（２−1,5−１）と、T/N時間ごとに前回の入力サ
ンプリング信号に上記値δ/Nを加算する手段（５−1,8
−1,2−２）とを有する主演算部と、 δ/N以下の信号成分を順次加算しキャリー成分を発生す
る手段（４−2,4−3,2−3,8−３）と、上記キャリー成
分をタイミング調整を行った後出力する手段（６−１）
とを有するキャリー成分発生部と、 上記主演算部の演算結果に上記キャリー成分発生部から
出力されたキャリー成分を加算する手段（８−２）とか
らなることを特徴とするディジタル補間フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20153385A JPH0732345B2 (ja) | 1985-09-13 | 1985-09-13 | デイジタル補間フイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20153385A JPH0732345B2 (ja) | 1985-09-13 | 1985-09-13 | デイジタル補間フイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262611A JPS6262611A (ja) | 1987-03-19 |
| JPH0732345B2 true JPH0732345B2 (ja) | 1995-04-10 |
Family
ID=16442622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20153385A Expired - Fee Related JPH0732345B2 (ja) | 1985-09-13 | 1985-09-13 | デイジタル補間フイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732345B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220911A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Ind Co Ltd | サンプリング周波数変換装置 |
| US5694345A (en) * | 1995-06-29 | 1997-12-02 | Thomson Consumer Electronics | Hardware efficient interpolation filter |
-
1985
- 1985-09-13 JP JP20153385A patent/JPH0732345B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6262611A (ja) | 1987-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |