JP2830806B2 - データ再生検出装置 - Google Patents
データ再生検出装置Info
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- JP2830806B2 JP2830806B2 JP7310857A JP31085795A JP2830806B2 JP 2830806 B2 JP2830806 B2 JP 2830806B2 JP 7310857 A JP7310857 A JP 7310857A JP 31085795 A JP31085795 A JP 31085795A JP 2830806 B2 JP2830806 B2 JP 2830806B2
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1488—Digital recording or reproducing using self-clocking codes characterised by the use of three levels
- G11B20/1492—Digital recording or reproducing using self-clocking codes characterised by the use of three levels two levels are symmetric, in respect of the sign to the third level which is "zero"
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル記録
ディスク装置（光ディスク装置、光磁気ディスク装置、
相変化ディスク装置、ハードディスク装置等）、及びデ
ィジタル記録ＶＴＲ等のディジタルデータの再生検出装
置に関する。
ディスク装置（光ディスク装置、光磁気ディスク装置、
相変化ディスク装置、ハードディスク装置等）、及びデ
ィジタル記録ＶＴＲ等のディジタルデータの再生検出装
置に関する。
【０００２】
【従来の技術】従来、ディジタル記録ディスク装置、デ
ィジタル記録ＶＴＲ等では、データをそのまま記録せ
ず、記録符号化した後に記録を行っていた。代表的な記
録符号に１，７符号、２，７符号がある。
ィジタル記録ＶＴＲ等では、データをそのまま記録せ
ず、記録符号化した後に記録を行っていた。代表的な記
録符号に１，７符号、２，７符号がある。
【０００３】１，７符号の符号変換表を図１０に示す。
図１０では、２ビットのデータビットを３ビットのチャ
ンネルビットに変換し、あるいは４ビットのデータを６
ビットのチャンネルビットに変換した後、ＮＲＺＩ則で
記録する。ＮＲＺＩ則とは“１”で反転、“０”で非反
転を行い記録するという規則である。１，７符号の大き
い特徴として、図１０による変換後、“１”と“１”の
間に“０”が１個以上７個以下存在するという特徴があ
る。
図１０では、２ビットのデータビットを３ビットのチャ
ンネルビットに変換し、あるいは４ビットのデータを６
ビットのチャンネルビットに変換した後、ＮＲＺＩ則で
記録する。ＮＲＺＩ則とは“１”で反転、“０”で非反
転を行い記録するという規則である。１，７符号の大き
い特徴として、図１０による変換後、“１”と“１”の
間に“０”が１個以上７個以下存在するという特徴があ
る。
【０００４】２，７符号の符号変換表を図１１に示す。
図１１では、２ビットのデータビットを４ビットのチャ
ンネルビットに変換し、３ビットのデータを６ビットの
チャンネルビットに変換し、あるいは４ビットのデータ
ビットを８ビットのチャンネルビットに変換した後、Ｎ
ＲＺＩ則で記録する。２，７符号の大きい特徴として、
図１１による変換後、“１”と“１”の間に“０”が２
個以上７個以下存在するという特徴がある。
図１１では、２ビットのデータビットを４ビットのチャ
ンネルビットに変換し、３ビットのデータを６ビットの
チャンネルビットに変換し、あるいは４ビットのデータ
ビットを８ビットのチャンネルビットに変換した後、Ｎ
ＲＺＩ則で記録する。２，７符号の大きい特徴として、
図１１による変換後、“１”と“１”の間に“０”が２
個以上７個以下存在するという特徴がある。
【０００５】また、両符号とも記録再生時のエラー等に
より復号パターンずれを起こした時に復帰するため、数
百〜数千ビットごとに同期信号を挿入している。これ
は、通常のデータ中には出現しないチャンネルビットパ
ターンを使用し、データと明確に区別できるようにした
ものである。
より復号パターンずれを起こした時に復帰するため、数
百〜数千ビットごとに同期信号を挿入している。これ
は、通常のデータ中には出現しないチャンネルビットパ
ターンを使用し、データと明確に区別できるようにした
ものである。
【０００６】ところで最近、１，７符号、２，７符号の
ような連続ビット長が制限された記録符号に対し、ビタ
ビ復号によりビットエラーを訂正する方法が提案されて
いる。例えば１，７符号のような最小反転間隔が２チャ
ンネルビットデータの記録符号を３値検出してビタビ復
号を行う方法に関しては特開平４−３０７８１７号公報
「再生データ検出方式」に、２値検出してビタビ復号を
行う方法に関しては特開平４−２９８８６５号公報「再
生データ検出方式」に示されており、２，７符号のよう
な最小反転間隔が３チャンネルビットデータの記録符号
を３値検出してビタビ復号を行う方法に関しては特開平
４−３０７８１７号公報「再生データ検出方式」に、２
値検出してビタビ復号を行う方法に関しては特開平６−
１２４５４９号公報「再生データ検出方式」に示されて
いる。ここでは詳細の記載を省略する。
ような連続ビット長が制限された記録符号に対し、ビタ
ビ復号によりビットエラーを訂正する方法が提案されて
いる。例えば１，７符号のような最小反転間隔が２チャ
ンネルビットデータの記録符号を３値検出してビタビ復
号を行う方法に関しては特開平４−３０７８１７号公報
「再生データ検出方式」に、２値検出してビタビ復号を
行う方法に関しては特開平４−２９８８６５号公報「再
生データ検出方式」に示されており、２，７符号のよう
な最小反転間隔が３チャンネルビットデータの記録符号
を３値検出してビタビ復号を行う方法に関しては特開平
４−３０７８１７号公報「再生データ検出方式」に、２
値検出してビタビ復号を行う方法に関しては特開平６−
１２４５４９号公報「再生データ検出方式」に示されて
いる。ここでは詳細の記載を省略する。
【０００７】また、自動適応化による最適な等化に関し
ては、電子情報通信学会編「ディジタル信号処理」２３
１頁〜２４１頁に記載されている。
ては、電子情報通信学会編「ディジタル信号処理」２３
１頁〜２４１頁に記載されている。
【０００８】ａｍ１〜ａｍ５は以下の式で示すことがで
きる。ただし、添字ｔ−２〜ｔは時刻、ｓｉｇｎは符
号、Σは積算値、ｄｘは２値判定後入力データの一定量
ディレー値、ｄｙは２値判定後出力データの一定量ディ
レー値、εは出力データの一定量ディレーアナログ値か
らｄｙを減算した値を示す。
きる。ただし、添字ｔ−２〜ｔは時刻、ｓｉｇｎは符
号、Σは積算値、ｄｘは２値判定後入力データの一定量
ディレー値、ｄｙは２値判定後出力データの一定量ディ
レー値、εは出力データの一定量ディレーアナログ値か
らｄｙを減算した値を示す。
【０００９】
【数１】
【００１０】
【数２】
【００１１】
【発明が解決しようとする課題】１，７符号、２，７符
号のような連続ビット長が制限された記録符号により記
録を行い、再生後高信頼性なるデータを得るディジタル
ディスクレコーダ、ディジタルＶＴＲにおいて、自動適
応等化によりパーシャルレスポンス等化を行い、さらに
その出力を３値／２値、４状態／６状態等のビタビ復号
によりビットエラーを訂正する再生システムはある程度
ビットエラーレートが低く、かつ高信頼性なるデータを
得ることができるものの、自動適応等化とビタビ復号が
それぞれ独立に動作し、直列につながっているため、総
合的にみると最適な再生システムを構成しているとは言
えない。よって本発明の目的は、自動適応等化とビタビ
復号とを統合し動作させることにより、記録再生符号の
ビットエラーレートを低減し、最適なデータを再生検出
することである。
号のような連続ビット長が制限された記録符号により記
録を行い、再生後高信頼性なるデータを得るディジタル
ディスクレコーダ、ディジタルＶＴＲにおいて、自動適
応等化によりパーシャルレスポンス等化を行い、さらに
その出力を３値／２値、４状態／６状態等のビタビ復号
によりビットエラーを訂正する再生システムはある程度
ビットエラーレートが低く、かつ高信頼性なるデータを
得ることができるものの、自動適応等化とビタビ復号が
それぞれ独立に動作し、直列につながっているため、総
合的にみると最適な再生システムを構成しているとは言
えない。よって本発明の目的は、自動適応等化とビタビ
復号とを統合し動作させることにより、記録再生符号の
ビットエラーレートを低減し、最適なデータを再生検出
することである。
【００１２】
【課題を解決するための手段】本発明は、上述した目的
を達成するため、最小反転間隔が２、３またはそれ以外
の記録符号を用いて記録再生したデータに対して、パー
シャルレスポンス等化を行うトランスバーサルフィルタ
と、前記トランスバーサルフィルタの出力に対してビタ
ビ復号を行うビタビ復号回路と、前記トランスバーサル
フィルタの出力の遅延データまたは前記ビタビ復号回路
の出力を選択し符号判定する選択符号判定回路と、前記
トランスバーサルフィルタの出力の遅延データから前記
ビタビ復号回路の出力を減算し、符号判定を行う減算符
号判定回路と、前記選択符号判定回路と前記減算符号判
定回路の出力をそれぞれ遅延するクロック遅延回路と、
前記クロック遅延回路の出力からビットエラーを最小化
するための前記トランスバーサルフィルタの最適乗算係
数を計算し前記トランスバーサルフィルタに出力する乗
算係数計算回路を設けることにより、自動適応等化とビ
タビ復号を組み合わせて動作させ、ビットエラーレート
を低減し最適なデータを再生検出することが可能であ
る。
を達成するため、最小反転間隔が２、３またはそれ以外
の記録符号を用いて記録再生したデータに対して、パー
シャルレスポンス等化を行うトランスバーサルフィルタ
と、前記トランスバーサルフィルタの出力に対してビタ
ビ復号を行うビタビ復号回路と、前記トランスバーサル
フィルタの出力の遅延データまたは前記ビタビ復号回路
の出力を選択し符号判定する選択符号判定回路と、前記
トランスバーサルフィルタの出力の遅延データから前記
ビタビ復号回路の出力を減算し、符号判定を行う減算符
号判定回路と、前記選択符号判定回路と前記減算符号判
定回路の出力をそれぞれ遅延するクロック遅延回路と、
前記クロック遅延回路の出力からビットエラーを最小化
するための前記トランスバーサルフィルタの最適乗算係
数を計算し前記トランスバーサルフィルタに出力する乗
算係数計算回路を設けることにより、自動適応等化とビ
タビ復号を組み合わせて動作させ、ビットエラーレート
を低減し最適なデータを再生検出することが可能であ
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は本発明のデータ再生検出装置の構成
の一実施の形態を示すブロック図である。
の一実施の形態を示すブロック図である。
【００１５】１１は入力をＤＸ、出力をＤＹとするトラ
ンスバーサルフィルタである。この例ではタップ数を５
タップとしており、乗算係数をａｍ１，ａｍ２，ａｍ
３，ａｍ４，ａｍ５として、パーシャルレスポンス
（１，１）特性を実現している。
ンスバーサルフィルタである。この例ではタップ数を５
タップとしており、乗算係数をａｍ１，ａｍ２，ａｍ
３，ａｍ４，ａｍ５として、パーシャルレスポンス
（１，１）特性を実現している。
【００１６】１２は入力をＤＹ、出力をｓｄとするビタ
ビ復号回路である。従来の適応自動等化回路において
は、ここにはハイレベル／ローレベルを判定する２値ビ
ットごとの判定法が使われていた。本発明では、最小反
転間隔が２なる記録符号では３値４状態ビタビ復号また
は２値４状態ビタビ復号を行い、最小反転間隔が３なる
記録符号では３値６状態ビタビ復号または２値６状態ビ
タビ復号を行い、それ以外の記録符号では３値、２値ま
たはそれ以上のレベルによるビタビ復号を行う。なお、
３値またはそれ以上のビットごとの復号方法が行われて
も良い。
ビ復号回路である。従来の適応自動等化回路において
は、ここにはハイレベル／ローレベルを判定する２値ビ
ットごとの判定法が使われていた。本発明では、最小反
転間隔が２なる記録符号では３値４状態ビタビ復号また
は２値４状態ビタビ復号を行い、最小反転間隔が３なる
記録符号では３値６状態ビタビ復号または２値６状態ビ
タビ復号を行い、それ以外の記録符号では３値、２値ま
たはそれ以上のレベルによるビタビ復号を行う。なお、
３値またはそれ以上のビットごとの復号方法が行われて
も良い。
【００１７】１３はビタビ復号出力と位相を合わせるた
めトランスバーサルフィルタ１１の入力を遅延し、ＭＺ
Ｆ等化を選択した時はそのデータを選択し、ＺＦ等化を
選択した時はビタビ復号回路１２の出力ｓｄを選択し、
符号判定してｄ０を出力する選択符号判定回路である。
めトランスバーサルフィルタ１１の入力を遅延し、ＭＺ
Ｆ等化を選択した時はそのデータを選択し、ＺＦ等化を
選択した時はビタビ復号回路１２の出力ｓｄを選択し、
符号判定してｄ０を出力する選択符号判定回路である。
【００１８】１４はビタビ復号出力と位相を合わせるた
めトランスバーサルフィルタ１１の出力を遅延し、ビタ
ビ復号回路１２の出力ｓｄを減算し、符号判定してｅ０
を出力する減算符号判定回路である。
めトランスバーサルフィルタ１１の出力を遅延し、ビタ
ビ復号回路１２の出力ｓｄを減算し、符号判定してｅ０
を出力する減算符号判定回路である。
【００１９】１５は選択符号判定回路と減算符号判定回
路の出力をそれぞれ１クロックずつ遅延するクロック遅
延回路である。
路の出力をそれぞれ１クロックずつ遅延するクロック遅
延回路である。
【００２０】１６はクロック遅延回路の出力ｄ０，ｄ
１，ｄ２，ｅ０，ｅ１，ｅ２からパーシャルレスポンス
（１，１）等化を実現し、ビットエラーを最小化するよ
うにトランスバーサルフィルタの最適乗算係数ａｍ１，
ａｍ２，ａｍ３，ａｍ４，ａｍ５を計算し出力する乗算
係数計算回路である。
１，ｄ２，ｅ０，ｅ１，ｅ２からパーシャルレスポンス
（１，１）等化を実現し、ビットエラーを最小化するよ
うにトランスバーサルフィルタの最適乗算係数ａｍ１，
ａｍ２，ａｍ３，ａｍ４，ａｍ５を計算し出力する乗算
係数計算回路である。
【００２１】図２にビタビ復号回路の一例を示す。入力
であるＤＹは、条件演算回路２１、３値／２値選択回路
２２、マージ演算回路２３、パスマージ判定回路２４、
パスメモリ回路２５、Ｄ０〜Ｄ２演算回路２６、３値２
値選択回路２７を経て、Ｄ０、Ｄ１、Ｄ２として出力す
る。なお、Ｄ０〜Ｄ３に関しては後で説明し、条件演算
回路２１〜パスメモリ回路２５までのビタビ復号回路の
詳細に関しては、従来の技術の項で挙げた文献に記載さ
れているので、ここでは説明を省略する。
であるＤＹは、条件演算回路２１、３値／２値選択回路
２２、マージ演算回路２３、パスマージ判定回路２４、
パスメモリ回路２５、Ｄ０〜Ｄ２演算回路２６、３値２
値選択回路２７を経て、Ｄ０、Ｄ１、Ｄ２として出力す
る。なお、Ｄ０〜Ｄ３に関しては後で説明し、条件演算
回路２１〜パスメモリ回路２５までのビタビ復号回路の
詳細に関しては、従来の技術の項で挙げた文献に記載さ
れているので、ここでは説明を省略する。
【００２２】図３にビットごとの復号回路の一例を示
す。入力ＤＹは、Ｄ０〜Ｄ２演算回路３１、３値／２値
選択回路を経てＤ０、Ｄ１、Ｄ２として出力する。
す。入力ＤＹは、Ｄ０〜Ｄ２演算回路３１、３値／２値
選択回路を経てＤ０、Ｄ１、Ｄ２として出力する。
【００２３】図８に、図２、図３に共通のＤ０、Ｄ１、
Ｄ２を示す。
Ｄ２を示す。
【００２４】Ｄ０、Ｄ１は状態に対するレベルＤ０をサ
インビット、Ｄ１をその他のビットとし、それを反転し
たものである。特開平４−３０７８１７号公報における
３値４状態ビタビ復号のように再生の状態であるＳ２が
“−１”、Ｓ０が“＋１”、Ｓ１とＳ３が“０”である
とすれば、Ｓ２が“１０００００”の反転符号としてＤ
０＝０，Ｄ１＝１、Ｓ０が“０１１１１１”の反転符号
としてＤ０＝１，Ｄ１＝０、Ｓ１とＳ３が“０００００
０”の反転符号としてＤ０＝１，Ｄ１＝１である。ま
た、特開平４−３０７８１７号公報における３値６状態
ビタビ復号のようにＳ２とＳ３が“−１”、Ｓ６とＳ０
が“＋１”、Ｓ１とＳ４が“０”とすれば、Ｓ２とＳ３
が“１０００００”の反転符号としてＤ０＝０，Ｄ１＝
１、Ｓ５とＳ０が“０１１１１１”の反転符号としてＤ
０＝１，Ｄ１＝０、Ｓ１とＳ４が“００００００”の反
転符号としてＤ０＝１，Ｄ１＝１である。
インビット、Ｄ１をその他のビットとし、それを反転し
たものである。特開平４−３０７８１７号公報における
３値４状態ビタビ復号のように再生の状態であるＳ２が
“−１”、Ｓ０が“＋１”、Ｓ１とＳ３が“０”である
とすれば、Ｓ２が“１０００００”の反転符号としてＤ
０＝０，Ｄ１＝１、Ｓ０が“０１１１１１”の反転符号
としてＤ０＝１，Ｄ１＝０、Ｓ１とＳ３が“０００００
０”の反転符号としてＤ０＝１，Ｄ１＝１である。ま
た、特開平４−３０７８１７号公報における３値６状態
ビタビ復号のようにＳ２とＳ３が“−１”、Ｓ６とＳ０
が“＋１”、Ｓ１とＳ４が“０”とすれば、Ｓ２とＳ３
が“１０００００”の反転符号としてＤ０＝０，Ｄ１＝
１、Ｓ５とＳ０が“０１１１１１”の反転符号としてＤ
０＝１，Ｄ１＝０、Ｓ１とＳ４が“００００００”の反
転符号としてＤ０＝１，Ｄ１＝１である。
【００２５】特開平４−２９８８６５号公報における２
値４状態ビタビ復号のようにＳ１とＳ２が“−１”、Ｓ
３とＳ０が“＋１”とすれば、Ｓ１とＳ２が“１０００
００”の反転符号としてＤ０＝１，Ｄ１＝０である。ま
た、特開平６−１２４５４９号公報における２値６状態
ビタビ復号のようにＳ１とＳ２とＳ３が“＋１”、Ｓ４
とＳ５とＳ０が“−１”とそれまでと＋−が逆の状態に
対しては、Ｓ１とＳ２とＳ３が“０１１１１１”の反転
符号としてＤ０＝１，Ｄ１＝０，Ｓ４とＳ５とＳ０が
“１０００００”の反転符号としてＤ０＝０，Ｄ１＝１
である。
値４状態ビタビ復号のようにＳ１とＳ２が“−１”、Ｓ
３とＳ０が“＋１”とすれば、Ｓ１とＳ２が“１０００
００”の反転符号としてＤ０＝１，Ｄ１＝０である。ま
た、特開平６−１２４５４９号公報における２値６状態
ビタビ復号のようにＳ１とＳ２とＳ３が“＋１”、Ｓ４
とＳ５とＳ０が“−１”とそれまでと＋−が逆の状態に
対しては、Ｓ１とＳ２とＳ３が“０１１１１１”の反転
符号としてＤ０＝１，Ｄ１＝０，Ｓ４とＳ５とＳ０が
“１０００００”の反転符号としてＤ０＝０，Ｄ１＝１
である。
【００２６】３値ビットごとの復号に関しては、入力信
号が０．５より大きいとき“０１１１１１”の反転符号
としてＤ０＝１，Ｄ１＝０、入力信号が−０．５より小
さいとき“１０００００”の反転符号としてＤ０＝１，
Ｄ１＝１、入力信号が０．５以下かつ−０．５以上のと
き“００００００”の反転符号としてＤ０＝１，Ｄ１＝
１とする。
号が０．５より大きいとき“０１１１１１”の反転符号
としてＤ０＝１，Ｄ１＝０、入力信号が−０．５より小
さいとき“１０００００”の反転符号としてＤ０＝１，
Ｄ１＝１、入力信号が０．５以下かつ−０．５以上のと
き“００００００”の反転符号としてＤ０＝１，Ｄ１＝
１とする。
【００２７】また、Ｄ２は３値ビタビ復号入力が０のと
きレベルが小さいため計算を行わないための計算不許可
信号である。
きレベルが小さいため計算を行わないための計算不許可
信号である。
【００２８】３値ビタビ復号におけるＳ１，Ｓ３のと
き、３値ビットごとの復号における０．５以下かつ−
０．５以上のときにＤ２＝０、それ以外のときＤ２＝１
である。
き、３値ビットごとの復号における０．５以下かつ−
０．５以上のときにＤ２＝０、それ以外のときＤ２＝１
である。
【００２９】図４に、選択符号判定回路を示す。
【００３０】ＭＺＦ等化選択時、式（１）に示すように
トランスバーサルフィルタ１１のｄｘ５を遅延し、ビタ
ビ復号回路１２の出力ｓｄと位相が一致した時点におけ
るＭＳＢビットつまりサインビットを係数変化方向信号
ｄｄとして送り、ゼロ入力時係数変化禁止フラグＺＳＴ
＝０かつデータが全ビット“０”のときは係数変化禁止
フラグｄＡＥ＝０を送り係数変化を禁止し、ＺＳＴ＝１
ないし全ビット“０”ではないときは係数変化禁止フラ
グｄＡＥ＝１を送り係数変化を許可する。
トランスバーサルフィルタ１１のｄｘ５を遅延し、ビタ
ビ復号回路１２の出力ｓｄと位相が一致した時点におけ
るＭＳＢビットつまりサインビットを係数変化方向信号
ｄｄとして送り、ゼロ入力時係数変化禁止フラグＺＳＴ
＝０かつデータが全ビット“０”のときは係数変化禁止
フラグｄＡＥ＝０を送り係数変化を禁止し、ＺＳＴ＝１
ないし全ビット“０”ではないときは係数変化禁止フラ
グｄＡＥ＝１を送り係数変化を許可する。
【００３１】またＺＦ等化選択時、式（２）に示すよう
にビタビ復号回路１２の出力ｓｄにおけるサインビット
に相当するＤ１を係数変化方向信号ｄｄとして送り、ゼ
ロ入力時係数変化禁止フラグＺＳＴ＝０かつ３値ビタビ
復号におけるＳ１，Ｓ３のとき、ないしＺＳＴ＝０かつ
３値ビットごとの復号における０．５以下かつ−０．５
以上のときは係数変化禁止フラグｄＡＥ＝０を送り係数
変化を禁止し、ＺＳＴ＝１ないし全ビット“０”ではな
いときは係数変化禁止フラグｄＡＥ＝１を送り係数変化
を許可する。
にビタビ復号回路１２の出力ｓｄにおけるサインビット
に相当するＤ１を係数変化方向信号ｄｄとして送り、ゼ
ロ入力時係数変化禁止フラグＺＳＴ＝０かつ３値ビタビ
復号におけるＳ１，Ｓ３のとき、ないしＺＳＴ＝０かつ
３値ビットごとの復号における０．５以下かつ−０．５
以上のときは係数変化禁止フラグｄＡＥ＝０を送り係数
変化を禁止し、ＺＳＴ＝１ないし全ビット“０”ではな
いときは係数変化禁止フラグｄＡＥ＝１を送り係数変化
を許可する。
【００３２】図５に減算符号判定回路を示す。
【００３３】ビタビ復号出力と位相を合わせるためトラ
ンスバーサルフィルタ１１の出力ＤＹを遅延し、ビタビ
復号回路１２の出力ｓｄを減算する。ここで、ｓｄにお
いてＤ０、Ｄ１はビタビ復号の状態データを数値表現
し、ＭＳＢビットとそれ以外のビットに分割してそれぞ
れ反転したものであるため、ＭＳＢビットをＤ０、それ
以外のビットをＤ１とし、ＤＹを加算し、さらに１を加
えることにより、（ＤＹ−ｓｄ）を計算したと同じ結果
が得られる。ここで、減算結果のサインビットをｓｅｐ
として送る。
ンスバーサルフィルタ１１の出力ＤＹを遅延し、ビタビ
復号回路１２の出力ｓｄを減算する。ここで、ｓｄにお
いてＤ０、Ｄ１はビタビ復号の状態データを数値表現
し、ＭＳＢビットとそれ以外のビットに分割してそれぞ
れ反転したものであるため、ＭＳＢビットをＤ０、それ
以外のビットをＤ１とし、ＤＹを加算し、さらに１を加
えることにより、（ＤＹ−ｓｄ）を計算したと同じ結果
が得られる。ここで、減算結果のサインビットをｓｅｐ
として送る。
【００３４】また、ゼロ入力時係数変化禁止フラグＺＳ
Ｔ＝０かつ演算結果が全ビット“０”のときは係数変化
禁止フラグｅＡＥ＝０を送り係数変化を禁止し、ＺＳＴ
＝１ないし全ビット“０”ではないときは係数変化禁止
フラグｅＡＥ＝１を送り係数変化を許可する。
Ｔ＝０かつ演算結果が全ビット“０”のときは係数変化
禁止フラグｅＡＥ＝０を送り係数変化を禁止し、ＺＳＴ
＝１ないし全ビット“０”ではないときは係数変化禁止
フラグｅＡＥ＝１を送り係数変化を許可する。
【００３５】即ち、ＭＺＦ等化選択時、式（１）に示す
ようにｓｄと位相が一致したｄｘ５のサインビットと、
（ｓｄと位相が一致したＤＹ−ｓｄ）のサインビットが
異なっていればａｍ１〜ａｍ５を増加する方向に、等し
ければａｍ１〜ａｍ５を減少する方向に制御する。
ようにｓｄと位相が一致したｄｘ５のサインビットと、
（ｓｄと位相が一致したＤＹ−ｓｄ）のサインビットが
異なっていればａｍ１〜ａｍ５を増加する方向に、等し
ければａｍ１〜ａｍ５を減少する方向に制御する。
【００３６】ＺＦ等化選択時、式（２）に示すようにｓ
ｄのサインビットと、（ｓｄと位相が一致したＤＹ−ｓ
ｄ）のサインビットが異なっていればａｍ１〜ａｍ５を
増加する方向に、等しければａｍ１〜ａｍ５を減少する
方向に制御する。
ｄのサインビットと、（ｓｄと位相が一致したＤＹ−ｓ
ｄ）のサインビットが異なっていればａｍ１〜ａｍ５を
増加する方向に、等しければａｍ１〜ａｍ５を減少する
方向に制御する。
【００３７】図６にクロック遅延回路と乗算係数計算回
路を合わせて示す。
路を合わせて示す。
【００３８】ＵＬＭが係数許容最大値、ＬＬＭが係数許
容最小値、ＳＴＰが係数を１ステップ変化させるための
制御信号カウント値、ＡＥＥは係数変化可能（０）／不
能（１）制御信号、ＰＲ１〜ＰＲ５はａｍ１〜ａｍ５の
各プリセット制御信号（０でプリセット）、ＰＤ１〜Ｐ
Ｄ５はａｍ１〜ａｍ５の各プリセット値、ｄ０〜ｄ５は
選択符号判定回路出力（ｄｄ，ｄＡＥ）、ｅ０〜ｅ５は
減算符号判定回路出力（ｓｅｐ，ｅＡＥ）、ａｍ１〜ａ
ｍ５が係数出力である。ａｍ１〜ａｍ５はそれぞれｄ０
とｅ２のｍｏｄ２加算、ｄ０とｅ１のｍｏｄ２加算、ｄ
０とｅ０のｍｏｄ２加算、ｄ１とｅ０のｍｏｄ２加算、
ｄ２とｅ０のｍｏｄ２加算により制御される。６１は各
制御回路を示す。
容最小値、ＳＴＰが係数を１ステップ変化させるための
制御信号カウント値、ＡＥＥは係数変化可能（０）／不
能（１）制御信号、ＰＲ１〜ＰＲ５はａｍ１〜ａｍ５の
各プリセット制御信号（０でプリセット）、ＰＤ１〜Ｐ
Ｄ５はａｍ１〜ａｍ５の各プリセット値、ｄ０〜ｄ５は
選択符号判定回路出力（ｄｄ，ｄＡＥ）、ｅ０〜ｅ５は
減算符号判定回路出力（ｓｅｐ，ｅＡＥ）、ａｍ１〜ａ
ｍ５が係数出力である。ａｍ１〜ａｍ５はそれぞれｄ０
とｅ２のｍｏｄ２加算、ｄ０とｅ１のｍｏｄ２加算、ｄ
０とｅ０のｍｏｄ２加算、ｄ１とｅ０のｍｏｄ２加算、
ｄ２とｅ０のｍｏｄ２加算により制御される。６１は各
制御回路を示す。
【００３９】６１の各制御回路を図７に示す。
【００４０】係数変化禁止フラグｄＡＥとｅＡＥが両方
“１”のときカウンタ７１、７２はカウントを開始し、
ｄｄ≠ｓｅｐのとき増加カウンタ７１によりカウントア
ップ、ｄｄ＝ｓｅｐのとき減少カウンタ７２によりカウ
ントアップを行う。そして増加カウンタ７１がキャリー
を出力すると係数がＵＬＭ以下でかつＡＥＥ＝“０”の
ときのみ定数を“１”増加してカウンタはＳＴＰ値に戻
り、減少カウンタ７２がキャリーを出力すると係数がＬ
ＬＭ以上でかつＡＡＥ＝“０”のときのみ定数を“１”
減少してカウンタはＳＴＰ値に戻る。また、プリセット
制御信号ＰＲ１〜ＰＲ５が入力したときａｍ１〜ａｍ５
にはプリセットデータＰＤ１〜ＰＤ５が出力する。この
ようにして、トランスバーサルフィルタの係数ａｍ１〜
ａｍ５を制御することができる。
“１”のときカウンタ７１、７２はカウントを開始し、
ｄｄ≠ｓｅｐのとき増加カウンタ７１によりカウントア
ップ、ｄｄ＝ｓｅｐのとき減少カウンタ７２によりカウ
ントアップを行う。そして増加カウンタ７１がキャリー
を出力すると係数がＵＬＭ以下でかつＡＥＥ＝“０”の
ときのみ定数を“１”増加してカウンタはＳＴＰ値に戻
り、減少カウンタ７２がキャリーを出力すると係数がＬ
ＬＭ以上でかつＡＡＥ＝“０”のときのみ定数を“１”
減少してカウンタはＳＴＰ値に戻る。また、プリセット
制御信号ＰＲ１〜ＰＲ５が入力したときａｍ１〜ａｍ５
にはプリセットデータＰＤ１〜ＰＤ５が出力する。この
ようにして、トランスバーサルフィルタの係数ａｍ１〜
ａｍ５を制御することができる。
【００４１】次に、トランスバーサルフィルタの係数に
ついてであるが、パーシャルレスポンス（１，１）、パ
ーシャルレスポンス（１，２，２，１）のような左右対
称の等化を行うときは、タップ数を偶数タップ（２ｎタ
ップ）とする。例えばｎ＝６とし、ａｍ１，ａｍ２，ａ
ｍ３，ａｍ４，ａｍ５，ａｍ６なる６タップトランスバ
ーサルフィルタとする。そして第１タップと第６タッ
プ、第２タップと第５タップ、第３タップと第４タップ
の係数を同じ値のまま制御する。即ち係数はａｍ１制御
回路、ａｍ２制御回路、ａｍ３制御回路の３回路とし、
ａｍ１制御回路でａｍ１（＝ａｍ６）を、ａｍ２制御回
路でａｍ２（＝ａｍ５）を、ａｍ３制御回路でａｍ３
（＝ａｍ４）を制御する。
ついてであるが、パーシャルレスポンス（１，１）、パ
ーシャルレスポンス（１，２，２，１）のような左右対
称の等化を行うときは、タップ数を偶数タップ（２ｎタ
ップ）とする。例えばｎ＝６とし、ａｍ１，ａｍ２，ａ
ｍ３，ａｍ４，ａｍ５，ａｍ６なる６タップトランスバ
ーサルフィルタとする。そして第１タップと第６タッ
プ、第２タップと第５タップ、第３タップと第４タップ
の係数を同じ値のまま制御する。即ち係数はａｍ１制御
回路、ａｍ２制御回路、ａｍ３制御回路の３回路とし、
ａｍ１制御回路でａｍ１（＝ａｍ６）を、ａｍ２制御回
路でａｍ２（＝ａｍ５）を、ａｍ３制御回路でａｍ３
（＝ａｍ４）を制御する。
【００４２】またここで、ａｍ１制御回路でａｍ１（＝
ａｍ６）のみを制御しａｍ２（＝ａｍ５），ａｍ３（＝
ａｍ４）を固定にする方法、ａｍ２制御回路でａｍ２
（＝ａｍ５）のみを制御しａｍ１（＝ａｍ６），ａｍ３
（＝ａｍ４）を固定にする方法、ａｍ３制御回路でａｍ
３（＝ａｍ４）のみを制御しａｍ１（＝ａｍ６），ａｍ
２（＝ａｍ５）を固定にする方法もある。
ａｍ６）のみを制御しａｍ２（＝ａｍ５），ａｍ３（＝
ａｍ４）を固定にする方法、ａｍ２制御回路でａｍ２
（＝ａｍ５）のみを制御しａｍ１（＝ａｍ６），ａｍ３
（＝ａｍ４）を固定にする方法、ａｍ３制御回路でａｍ
３（＝ａｍ４）のみを制御しａｍ１（＝ａｍ６），ａｍ
２（＝ａｍ５）を固定にする方法もある。
【００４３】さらにここで、ａｍ１制御回路でａｍ１
（＝ａｍ６）、ａｍ２制御回路でａｍ２（＝ａｍ５）を
制御しａｍ３（＝ａｍ４）を固定にする方法、ａｍ１制
御回路でａｍ１（＝ａｍ６）、ａｍ３制御回路でａｍ３
（＝ａｍ４）を制御しａｍ２（＝ａｍ５）を固定にする
方法、ａｍ２制御回路でａｍ２（＝ａｍ５）、ａｍ３制
御回路でａｍ３（＝ａｍ４）を制御しａｍ１（＝ａｍ
６）を固定にする方法もある。
（＝ａｍ６）、ａｍ２制御回路でａｍ２（＝ａｍ５）を
制御しａｍ３（＝ａｍ４）を固定にする方法、ａｍ１制
御回路でａｍ１（＝ａｍ６）、ａｍ３制御回路でａｍ３
（＝ａｍ４）を制御しａｍ２（＝ａｍ５）を固定にする
方法、ａｍ２制御回路でａｍ２（＝ａｍ５）、ａｍ３制
御回路でａｍ３（＝ａｍ４）を制御しａｍ１（＝ａｍ
６）を固定にする方法もある。
【００４４】さて、次に２，７符号であるが、同期信号
を３２ビットとし、データ中に出現しないビット系列を
２回反転して出現させることにより、同期信号中をＤＣ
フリーとして同期検出精度を高めることが可能である。
を３２ビットとし、データ中に出現しないビット系列を
２回反転して出現させることにより、同期信号中をＤＣ
フリーとして同期検出精度を高めることが可能である。
【００４５】図１１に示した２，７符号に対しては、同
期信号を、“００１０ ００００ ００１０ ０１００
００１０ ００００ ００１０ ０１００”とする。
ＮＺＲＩ則で記録するため、 Ｌで開始：ＬＬＨＨ ＨＨＨＨ ＨＨＬＬ ＬＨＨＨ
ＨＨＬＬ ＬＬＬＬＬＬＨＨ ＨＬＬＬ Ｈで開始：ＨＨＬＬ ＬＬＬＬ ＬＬＨＨ ＨＬＬＬ
ＬＬＨＨ ＨＨＨＨＨＨＬＬ ＬＨＨＨ これは、２，７符号ではデータ中に８Ｔ、即ち“１”と
“１”の間に“０”が７ビット存在するパターンの直後
に３Ｔ、即ち“１”と“１”の間に“０”が２ビット存
在するパターンが来ることがないため、８Ｔ−３Ｔパタ
ーンを同期信号で使用したものである。さらに、１同期
信号中８Ｔ−３Ｔパターンを２回反転させて出現させ、
かつ同期信号を“Ｌ”と“Ｈ”の出現数を一致させるＤ
Ｃフリー符号として、同期信号の検出精度を上げたもの
である。
期信号を、“００１０ ００００ ００１０ ０１００
００１０ ００００ ００１０ ０１００”とする。
ＮＺＲＩ則で記録するため、 Ｌで開始：ＬＬＨＨ ＨＨＨＨ ＨＨＬＬ ＬＨＨＨ
ＨＨＬＬ ＬＬＬＬＬＬＨＨ ＨＬＬＬ Ｈで開始：ＨＨＬＬ ＬＬＬＬ ＬＬＨＨ ＨＬＬＬ
ＬＬＨＨ ＨＨＨＨＨＨＬＬ ＬＨＨＨ これは、２，７符号ではデータ中に８Ｔ、即ち“１”と
“１”の間に“０”が７ビット存在するパターンの直後
に３Ｔ、即ち“１”と“１”の間に“０”が２ビット存
在するパターンが来ることがないため、８Ｔ−３Ｔパタ
ーンを同期信号で使用したものである。さらに、１同期
信号中８Ｔ−３Ｔパターンを２回反転させて出現させ、
かつ同期信号を“Ｌ”と“Ｈ”の出現数を一致させるＤ
Ｃフリー符号として、同期信号の検出精度を上げたもの
である。
【００４６】しかし、このように８Ｔ−３Ｔパターンを
記録すると、記録再生系によっては３Ｔパターンが８Ｔ
パターンの影響を大きく受け、後に８Ｔの後エッジが３
Ｔ側（後方）に１ビットずれることがある。また、パタ
ーンにより８Ｔの前エッジが前方に１ビットずれること
もある。そこで、同期検出回路においては、８Ｔの前エ
ッジが前方に１ビットずれたときないし後エッジが後方
に１ビットずれたときでも検出同期信号として出力する
ことにより、同期検出率を上げ、ビットエラーレートを
低減できる。
記録すると、記録再生系によっては３Ｔパターンが８Ｔ
パターンの影響を大きく受け、後に８Ｔの後エッジが３
Ｔ側（後方）に１ビットずれることがある。また、パタ
ーンにより８Ｔの前エッジが前方に１ビットずれること
もある。そこで、同期検出回路においては、８Ｔの前エ
ッジが前方に１ビットずれたときないし後エッジが後方
に１ビットずれたときでも検出同期信号として出力する
ことにより、同期検出率を上げ、ビットエラーレートを
低減できる。
【００４７】また、データと同期信号の接続点で、デー
タビットが変換表に示す単位で区切れず、途中のビット
において同期信号に移行してしまう時、同期信号の位置
にデータビット“０１０”が存在するものと仮定して符
号変換を行いチャンネルビットとし、その後同期信号の
位置は同期データに置き換えることにより接続点でも通
常の変復調を可能にすることができる。
タビットが変換表に示す単位で区切れず、途中のビット
において同期信号に移行してしまう時、同期信号の位置
にデータビット“０１０”が存在するものと仮定して符
号変換を行いチャンネルビットとし、その後同期信号の
位置は同期データに置き換えることにより接続点でも通
常の変復調を可能にすることができる。
【００４８】接続点を図９に示す。（）内が同期信号部
である。
である。
【００４９】例えば、データビットが“００１１０→
（同期）”と続いた時、最初の４データビット“００１
１”は８チャンネルビット“００１００１００”に変換
できるが、第５データビットの“０”はこれだけでは変
換できず、独立した同期信号との接続点が決まらない。
そこで、第６〜８データビットを“０１０”と仮定し
“００１０”として、第９〜１６チャンネルビット“０
０００１０００”に変換する。その後、実際に使用する
のは第９、１０チャンネルビットの“００”のみとし、
同期信号“００１０ ００００ ００１０ ０１００・
・・”が続く。結果として１１〜１６チャンネルビット
に相当する同期信号部には“００１０００”と、チャン
ネルビットと同じデータが配置される。
（同期）”と続いた時、最初の４データビット“００１
１”は８チャンネルビット“００１００１００”に変換
できるが、第５データビットの“０”はこれだけでは変
換できず、独立した同期信号との接続点が決まらない。
そこで、第６〜８データビットを“０１０”と仮定し
“００１０”として、第９〜１６チャンネルビット“０
０００１０００”に変換する。その後、実際に使用する
のは第９、１０チャンネルビットの“００”のみとし、
同期信号“００１０ ００００ ００１０ ０１００・
・・”が続く。結果として１１〜１６チャンネルビット
に相当する同期信号部には“００１０００”と、チャン
ネルビットと同じデータが配置される。
【００５０】もう一例を示す。例えば、データビットが
“００１１０１→（同期）”と続いた時、最初の４デー
タビット“００１１”は８チャンネルビット“００１０
０１００”に変換できるが、第５、６データビットの
“０１”はこれだけでは変換できず、独立した同期信号
との接続点が決まらない。そこで、第７〜９データビッ
トを“０１０”と仮定し“０１０１０”とする。このと
き変換に必要なのは第５〜７ビットの“０１０”であ
り、それを第９〜１４チャンネルビット“００１００
０”に変換する。その後、実際に使用するのは第９〜１
２チャンネルビットの“００１０”のみとし、同期信号
“００１０ ００００ ００１０ ０１００・・・”が
続く。結果として１３〜１４チャンネルビットに相当す
る同期信号部には“００”と、チャンネルビットと同じ
データが配置される。
“００１１０１→（同期）”と続いた時、最初の４デー
タビット“００１１”は８チャンネルビット“００１０
０１００”に変換できるが、第５、６データビットの
“０１”はこれだけでは変換できず、独立した同期信号
との接続点が決まらない。そこで、第７〜９データビッ
トを“０１０”と仮定し“０１０１０”とする。このと
き変換に必要なのは第５〜７ビットの“０１０”であ
り、それを第９〜１４チャンネルビット“００１００
０”に変換する。その後、実際に使用するのは第９〜１
２チャンネルビットの“００１０”のみとし、同期信号
“００１０ ００００ ００１０ ０１００・・・”が
続く。結果として１３〜１４チャンネルビットに相当す
る同期信号部には“００”と、チャンネルビットと同じ
データが配置される。
【００５１】
【発明の効果】以上説明した通り、本発明の構成をとる
ことにより、自動適応等化とビタビ復号とを組み合わせ
て統合して動作することによって、ビットエラーコード
を低減して、最適なデータを検出することが可能とな
る。具体的には、２値検出出力として３値ビタビ復号回
路では、例えば、＋１，０，−１，２値ビタビ復号回路
では、例えば、＋１，−１を出力する。これらのデータ
の信頼性が高くなるため、計算ミスによる収束エラーが
低減し、安定した最適な等化が可能となる。
ことにより、自動適応等化とビタビ復号とを組み合わせ
て統合して動作することによって、ビットエラーコード
を低減して、最適なデータを検出することが可能とな
る。具体的には、２値検出出力として３値ビタビ復号回
路では、例えば、＋１，０，−１，２値ビタビ復号回路
では、例えば、＋１，−１を出力する。これらのデータ
の信頼性が高くなるため、計算ミスによる収束エラーが
低減し、安定した最適な等化が可能となる。
【００５２】また、同期信号を上述したようにすること
により、安定な記録再生が可能となる。また、パターン
一致と１ビットずれを許容することにより、検出もれ、
誤検出の低減を実現することが可能となる。
により、安定な記録再生が可能となる。また、パターン
一致と１ビットずれを許容することにより、検出もれ、
誤検出の低減を実現することが可能となる。
【図１】本発明のデータ再生検出装置の構成の一実施の
形態を示すブロック図。
形態を示すブロック図。
【図２】本発明のビタビ復号回路の構成の一例を示すブ
ロック図。
ロック図。
【図３】本発明のビットごとの復号回路の構成の一例を
示す図。
示す図。
【図４】選択符号判定回路の一例を示す図。
【図５】減算符号判定回路の一例を示す図。
【図６】クロック遅延回路及び乗算係数計算回路の一例
を示す図。
を示す図。
【図７】乗積算符号判定回路の一例を示す図。
【図８】各復号方式における本実施の形態におけるＤ０
〜Ｄ２の例を示す図。
〜Ｄ２の例を示す図。
【図９】データ／同期接続点における変換表。
【図１０】１，７符号変換テーブル。
【図１１】２，７符号変換テーブル。
１１ トランスバーサルフィルタ １２ ビタビ復号回路 １３ 選択符号判定回路 １４ 減算符号判定回路 １５ クロック遅延回路 １６ 乗算係数計算回路 ２１ 条件演算回路 ２２ ３値／２値選択回路 ２３ マージ演算回路 ２４ パスマージ判定回路 ２５ パスメモリ回路 ２６ Ｄ０〜Ｄ２演算回路 ２７ ３値／２値選択回路 ３１ Ｄ０〜Ｄ２演算回路 ３２ ３値／２値選択回路 ６１ 乗積算符号判定回路
Claims (9)
- 【請求項１】パーシャルレスポンス等化を行うトランス
バーサルフィルタと、 前記トランスバーサルフィルタの出力に対してビタビ復
号を行うビタビ復号回路と、 前記トランスバーサルフィルタの出力の遅延データまた
は前記ビタビ復号回路の出力を選択し符号判定する選択
符号判定回路と、 前記トランスバーサルフィルタの出力の遅延データから
前記ビタビ復号回路の出力を減算し、符号判定を行う減
算符号判定回路と、 前記選択符号判定回路と前記減算符号判定回路の出力を
それぞれ遅延するクロック遅延回路と、 前記クロック遅延回路の出力からビットエラーを最小化
するための前記トランスバーサルフィルタの乗算係数を
計算し前記トランスバーサルフィルタに出力する乗算係
数計算回路とから構成されることを特徴とするデータ再
生検出装置。 - 【請求項２】請求項１に記載のデータ再生検出装置にお
いて適用される記録符号が、最小反転間隔が２または３
である記録符号であり、 前記ビタビ復号回路が、最小反転間隔が２である記録符
号に対しては、３値４状態ビタビ復号または２値４状態
ビタビ復号を行い、最小反転間隔が３なる記録符号に対
しては、３値６状態ビタビ復号または２値６状態ビタビ
復号を行うことを特徴とする請求項１に記載のデータ再
生検出装置。 - 【請求項３】 前記ビタビ復号回路が３値ビタビ復号ま
たはビットごとの復号を行い、前記乗算係数計算回路
が、３値レベルを“＋１”、“０”、“−１”とした
時、“＋１”及び“−１”が検出された時には係数制御
を行い、“０”が検出された時には係数制御を行わない
ことを特徴とする請求項１または２記載のデータ再生検
出装置。 - 【請求項４】前記トランスバーサルフィルタでは、左右
対称なパーシャルレスポンスの等化を行い、前記トラン
スバーサルフィルタ内のタップ数を偶数（２ｎ）タップ
とし、第１のタップと第２ｎのタップの乗算係数を同じ
値で制御し、第２タップと第２ｎ−１タップの乗算係数
を同じ値で制御するように線対称のタップにおける乗算
係数を同じ値で制御することを特徴とする請求項１、２
または３に記載のデータ再生検出装置。 - 【請求項５】請求項４に記載のデータ再生検出装置にお
いて、前記トランスバーサルフィルタ内のタップ数を偶
数（２ｎ）タップとしたとき、第ｋ（ｋ＜２ｎ）タップ
と第２ｎ−ｋ＋１タップの乗算係数で制御し、他の係数
を一定の値とすることを特徴とするデータ再生検出装
置。 - 【請求項６】前記トランスバーサルフィルタ内のタップ
数を２ｎタップとし、第ｋ1 タップと第２ｎ−ｋ1 ＋１
タップ、第ｋ2 タップと第２ｎ−ｋ2 ＋１タップ、以下
複数ペアタップの係数を同じ値で制御し、他の係数を一
定の値とすることを特徴とする請求項５に記載のデータ
再生検出装置。 - 【請求項７】最小反転間隔が３なる記録符号のうち、
２，７符号において、同期信号を３２ビットとし、デー
タ中に出現しないビット系列を２回反転して出現させ、
同期信号中をＤＣフリーとして同期検出精度を高めたこ
とを特徴とするデータ再生検出装置。 - 【請求項８】同期信号として８Ｔ−３Ｔのビット系列が
２回出現するパターンを使用し、８Ｔの前エッジが前方
に１ビットずれた時、または８Ｔの後エッジが後方に１
ビットずれた時でも検出同期信号として出力することを
特徴とする請求項７に記載のデータ再生検出装置。 - 【請求項９】データと同期信号の接続点でデータビット
が変換表に示す単位で区切れず、途中のビットにおいて
同期信号に移行する場合、同期信号の位置にデータビッ
ト“０１０”が存在するものと仮定して符号変換を行い
チャンネルビットとし、その後同期信号の位置は同期デ
ータに置き換えることにより接続点でも通常の変復調を
可能にすることを特徴とする請求項７に記載のデータ再
生検出装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310857A JP2830806B2 (ja) | 1995-11-29 | 1995-11-29 | データ再生検出装置 |
| US08/757,213 US5938789A (en) | 1995-11-29 | 1996-11-27 | Playback data detecting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310857A JP2830806B2 (ja) | 1995-11-29 | 1995-11-29 | データ再生検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153261A JPH09153261A (ja) | 1997-06-10 |
| JP2830806B2 true JP2830806B2 (ja) | 1998-12-02 |
Family
ID=18010230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7310857A Expired - Fee Related JP2830806B2 (ja) | 1995-11-29 | 1995-11-29 | データ再生検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5938789A (ja) |
| JP (1) | JP2830806B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8291304B2 (en) | 2010-04-21 | 2012-10-16 | Kabushiki Kaisha Toshiba | Signal processing device, signal processing method, and signal reproducing apparatus |
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| US6724706B1 (en) | 1999-02-26 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Digital adaptive equalizer for different quality signals |
| US6594098B1 (en) | 2000-09-12 | 2003-07-15 | Marvell International Ltd. | Acquistion timing loop for read channel |
| EP2043099B1 (en) | 2006-06-02 | 2013-01-23 | Panasonic Corporation | Disk device |
| US9823987B1 (en) * | 2015-10-02 | 2017-11-21 | Seagate Technology Llc | Data quality pre-selection in read retry operations |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1212993B (it) * | 1983-08-11 | 1989-12-07 | Sip | Equalizzatore adattivo per segnali numerici soggetti a distorsioni variabili nel tempo |
| JP2692281B2 (ja) * | 1989-07-31 | 1997-12-17 | ソニー株式会社 | データ処理装置 |
| JP3151844B2 (ja) * | 1991-03-28 | 2001-04-03 | 日本電気株式会社 | 再生データ検出方式 |
| JP2855873B2 (ja) * | 1991-04-05 | 1999-02-10 | 日本電気株式会社 | 再生データ検出方式 |
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