JP2693256B2 - 記録装置用ビタビ等化器及び記録装置 - Google Patents
記録装置用ビタビ等化器及び記録装置Info
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Description
【発明の詳細な説明】 ［概要］ 磁気ディスク装置などの記録装置のデータ再生系で生
じる符号間干渉を除去するビタビ等化器及びこのビタビ
等化器を用いた記録装置に関し、 記録装置用のビタビ等化器の回路規模あるいは処理ス
テップ数の削減を図り、装置の小型化、低価格化を実現
することを目的とし、 記録装置の記録再生系で生じる符号間干渉を除去する
記録装置用のビタビ等化器において、記録符号としてRL
L記録符号が用いられ、ビタビ復号アルゴリズムの状態
遷移により定まる最尤パス判定回路のうち、RLL記録符
号の規則のため取りえない状態遷移に関する回路が除か
れるように構成される。
じる符号間干渉を除去するビタビ等化器及びこのビタビ
等化器を用いた記録装置に関し、 記録装置用のビタビ等化器の回路規模あるいは処理ス
テップ数の削減を図り、装置の小型化、低価格化を実現
することを目的とし、 記録装置の記録再生系で生じる符号間干渉を除去する
記録装置用のビタビ等化器において、記録符号としてRL
L記録符号が用いられ、ビタビ復号アルゴリズムの状態
遷移により定まる最尤パス判定回路のうち、RLL記録符
号の規則のため取りえない状態遷移に関する回路が除か
れるように構成される。
［産業上の利用分野］ 本発明は、磁気ディスク装置などの記録装置における
データ再生系で生じる符号間干渉を除去するビタビ等化
器及びこのビタビ等化器を用いた記録装置に関する。
データ再生系で生じる符号間干渉を除去するビタビ等化
器及びこのビタビ等化器を用いた記録装置に関する。
近年、磁気ディスク装置の小型化、大容量化を図るた
めに記録密度の向上が進められている。一方、ディスク
盤の記録密度を上げると、第７図に示されるように、デ
ィスク盤に書き込まれる記録ビットの間隔が狭くなり、
このため目標とする記録ビットに隣接する記録ビットか
ら漏れる磁界が増大し、それにより読出し信号に符号間
干渉が生じて読み誤りが多くなる。このため、磁気ディ
スク装置の記録再生系の符号間干渉を取り除く等化技術
がますます重要になっている。
めに記録密度の向上が進められている。一方、ディスク
盤の記録密度を上げると、第７図に示されるように、デ
ィスク盤に書き込まれる記録ビットの間隔が狭くなり、
このため目標とする記録ビットに隣接する記録ビットか
ら漏れる磁界が増大し、それにより読出し信号に符号間
干渉が生じて読み誤りが多くなる。このため、磁気ディ
スク装置の記録再生系の符号間干渉を取り除く等化技術
がますます重要になっている。
現在、このような符号間干渉を取り除く強力な等化技
術の一つとして、ビタビ復号方式を用いたビタビ等化器
が実用化されつつある。このビタビ等化器は磁気ディス
ク装置の記録再生系を畳込み符号器に見立ててビタビ復
号器で復号し、符号間干渉を取り除くものである。
術の一つとして、ビタビ復号方式を用いたビタビ等化器
が実用化されつつある。このビタビ等化器は磁気ディス
ク装置の記録再生系を畳込み符号器に見立ててビタビ復
号器で復号し、符号間干渉を取り除くものである。
［従来の技術］ 第７図には従来の高記録密度形磁気ディスク装置の記
録再生系のメカニズムが示される。図示の如く、記録ビ
ットの記録密度が高くなると、書込みヘッド71と読出し
ヘッド72において、目標とする記録ビットb1に隣接する
記録ビットb2、b3の漏れ磁束が増大するため、その読出
し信号に符号間干渉が生じることになる。
録再生系のメカニズムが示される。図示の如く、記録ビ
ットの記録密度が高くなると、書込みヘッド71と読出し
ヘッド72において、目標とする記録ビットb1に隣接する
記録ビットb2、b3の漏れ磁束が増大するため、その読出
し信号に符号間干渉が生じることになる。
第８図にはこの磁気ディスク装置の記録再生系を等化
回路で表現した記録再生モデルが示される。すなわち、
書込みヘッド71へのヘッド記録電流が遅延素子81、82に
順次に入力され、各タイミングのヘッド記録電流に乗算
器83〜85で乗算係数G0、G1、G2を乗じたものを加算器86
で加算合成したものが読出しヘッド72からのヘッド再生
電流となるものである。
回路で表現した記録再生モデルが示される。すなわち、
書込みヘッド71へのヘッド記録電流が遅延素子81、82に
順次に入力され、各タイミングのヘッド記録電流に乗算
器83〜85で乗算係数G0、G1、G2を乗じたものを加算器86
で加算合成したものが読出しヘッド72からのヘッド再生
電流となるものである。
この記録再生モデルは畳込み符号器に見立てることが
できるので、この記録再生モデルの出力をビタビ復号器
で復号することにより、その誤り訂正機能を用いて符号
間干渉を取り除くことができる。
できるので、この記録再生モデルの出力をビタビ復号器
で復号することにより、その誤り訂正機能を用いて符号
間干渉を取り除くことができる。
すなわち、第９図にはこのビタビ復号方式によるビタ
ビ等化器を用いた磁気ディスク装置が示される。第９図
において、記録データは記録再生系12に書き込まれ、こ
の記録再生系12から読み出されたヘッド再生電流はアナ
ログ／ディジタル（A/D）変換器13を介してビタビ等化
器17に入力され、ここで符号間干渉が取り除かれて再生
データが出力される。なおクロック抽出器15記録再生系
12からタイミンググロックを抽出してA/D変換器13およ
びビタビ等化器17に供給する。
ビ等化器を用いた磁気ディスク装置が示される。第９図
において、記録データは記録再生系12に書き込まれ、こ
の記録再生系12から読み出されたヘッド再生電流はアナ
ログ／ディジタル（A/D）変換器13を介してビタビ等化
器17に入力され、ここで符号間干渉が取り除かれて再生
データが出力される。なおクロック抽出器15記録再生系
12からタイミンググロックを抽出してA/D変換器13およ
びビタビ等化器17に供給する。
第10図には拘束長を３とした場合のビタビ等化器のト
レリス状態遷移図が示される。ここでノードの内部状態
の０、１はヘッド再生電流の−１、＋１に対応して表さ
れ、（−１、−１）、（−１、＋１）、（＋１、−
１）、（＋１、＋１）の４状態がある。ビタビ等化器に
おける最尤パスを判定する判定回路はこのビタビ復号ア
ルゴリズムに従うトレリス状態遷移図のノードとブラン
チに対応するように構成されており、第11図にはその全
体構成が示される。
レリス状態遷移図が示される。ここでノードの内部状態
の０、１はヘッド再生電流の−１、＋１に対応して表さ
れ、（−１、−１）、（−１、＋１）、（＋１、−
１）、（＋１、＋１）の４状態がある。ビタビ等化器に
おける最尤パスを判定する判定回路はこのビタビ復号ア
ルゴリズムに従うトレリス状態遷移図のノードとブラン
チに対応するように構成されており、第11図にはその全
体構成が示される。
第11図において、読出しヘッドから読み出されたヘッ
ド再生電流はA/D変換器13でディジタル信号に変換され
て再生信号Ｒとしてビタビ等化器17の分配器４に入力さ
れる。この分配器４は現時点で入力された再生信号Ｒに
ついて各ノードのブランチメトリックBMを計算する回路
であり、この例ではブランチメトリックBMとしてユーク
リッド距離を計算しているが、勿論ハミング距離などの
他の符号距離を用いるものであってもよい。この分配器
４で計算されたブランチメトリックBMは次にACS演算部
５に入力される。
ド再生電流はA/D変換器13でディジタル信号に変換され
て再生信号Ｒとしてビタビ等化器17の分配器４に入力さ
れる。この分配器４は現時点で入力された再生信号Ｒに
ついて各ノードのブランチメトリックBMを計算する回路
であり、この例ではブランチメトリックBMとしてユーク
リッド距離を計算しているが、勿論ハミング距離などの
他の符号距離を用いるものであってもよい。この分配器
４で計算されたブランチメトリックBMは次にACS演算部
５に入力される。
ACS演算部５は４つのノード対応に設けられた４つのA
CSユニット51〜54からなる。各ACSユニット51〜54は、
加算器（Adder）、比較器（Comparator）、選択回路（S
elector）を含み構成されており、各ユニット51〜54間
の接続は第10図のトレリス状態遷移図に対応してなされ
ている。各ACSユニット51〜54は、分配器４で計算され
た現時点のブランチメトリックBMとACS演算部５で既に
求められた前時点のパスメトリックとを加算器で加算し
て入力側の二つのパスの現時点のパスメトリックPMを求
め、この二つのパスメトリックPMの大きさを比較器で比
較してパスメトリック値の小さい側を生残りパスとして
選択回路で選択してACS演算部の入力側に戻し、その際
のパス選択情報を比較器からパス選択信号PSとしてパス
メモリ６に出力するように構成されている。
CSユニット51〜54からなる。各ACSユニット51〜54は、
加算器（Adder）、比較器（Comparator）、選択回路（S
elector）を含み構成されており、各ユニット51〜54間
の接続は第10図のトレリス状態遷移図に対応してなされ
ている。各ACSユニット51〜54は、分配器４で計算され
た現時点のブランチメトリックBMとACS演算部５で既に
求められた前時点のパスメトリックとを加算器で加算し
て入力側の二つのパスの現時点のパスメトリックPMを求
め、この二つのパスメトリックPMの大きさを比較器で比
較してパスメトリック値の小さい側を生残りパスとして
選択回路で選択してACS演算部の入力側に戻し、その際
のパス選択情報を比較器からパス選択信号PSとしてパス
メモリ６に出力するように構成されている。
パスメモリ６はACS演算部５からのパス選択信号PS
〜PSによって最尤パスの履歴を逐次に生成・記録する
ものであり、その詳細な構成が第12図に示される。第12
図に示されるように、選択回路とラッチとしてのフリッ
プフロップとからなる単位回路を、第10図のトレリス状
態遷移図に対応して多段配置したものであり、各選択回
路はACS演算部５からのパス選択信号PS〜PSによっ
て切換え制御されるようになっている。
〜PSによって最尤パスの履歴を逐次に生成・記録する
ものであり、その詳細な構成が第12図に示される。第12
図に示されるように、選択回路とラッチとしてのフリッ
プフロップとからなる単位回路を、第10図のトレリス状
態遷移図に対応して多段配置したものであり、各選択回
路はACS演算部５からのパス選択信号PS〜PSによっ
て切換え制御されるようになっている。
［発明が解決しようとする課題］ 従来の記録装置用のビタビ等化器では、精度の高い等
化を行うためには、その拘束長を長くする必要がある
が、拘束長が長くなると、内部状態数すなわちノード数
が指数関数的に増大し、よってハードウェア規模が指数
関数的に増大するという問題がある。
化を行うためには、その拘束長を長くする必要がある
が、拘束長が長くなると、内部状態数すなわちノード数
が指数関数的に増大し、よってハードウェア規模が指数
関数的に増大するという問題がある。
またかかるビタビ等化器をコンピュータを用いてソフ
トウェア的に実現する場合にも、その最尤パス判定プロ
グラムのステップ数が指数関数的に増大するという問題
がある。
トウェア的に実現する場合にも、その最尤パス判定プロ
グラムのステップ数が指数関数的に増大するという問題
がある。
本発明はかかる技術的問題点に鑑みてなされたもので
あり、その目的とするところは、記録装置用のビタビ等
化器の回路規模あるいは処理ステップ数の削減を図り、
装置の小型化、低価格化を実現することにある。
あり、その目的とするところは、記録装置用のビタビ等
化器の回路規模あるいは処理ステップ数の削減を図り、
装置の小型化、低価格化を実現することにある。
［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。
第１図に示されるように、本発明に係るビタビ等化器
を用いた記録装置は、記録データをRLL記録符号データ
に記録符号化する記録符号器101と、記録符号器101から
のRLL記録符号データを記録・再生する記録再生系102
と、記録再生系102から読み出したRLL記録符号データを
等化する本発明に係るビタビ等化器103と、ビタビ等化
器103で等化後のRLL記録符号データを復号して再生デー
タを出力する記録符号器104とを具備してなる。
を用いた記録装置は、記録データをRLL記録符号データ
に記録符号化する記録符号器101と、記録符号器101から
のRLL記録符号データを記録・再生する記録再生系102
と、記録再生系102から読み出したRLL記録符号データを
等化する本発明に係るビタビ等化器103と、ビタビ等化
器103で等化後のRLL記録符号データを復号して再生デー
タを出力する記録符号器104とを具備してなる。
また本発明に係るビタビ等化器は、記録装置の記録再
生系で生じる符号間干渉を除去する記録装置用のビタビ
等化器において、記録符号としてRLL記録符号が用いら
れ、ビタビ等化器アルゴリズムの状態遷移により定まる
最尤パス判定回路のうち、RLL記録符号の規則のため取
りえない状態遷移に関する回路が除かれて構成されたも
のである。
生系で生じる符号間干渉を除去する記録装置用のビタビ
等化器において、記録符号としてRLL記録符号が用いら
れ、ビタビ等化器アルゴリズムの状態遷移により定まる
最尤パス判定回路のうち、RLL記録符号の規則のため取
りえない状態遷移に関する回路が除かれて構成されたも
のである。
上述のビタビ等化器において、最尤パス判定回路は、
各ノードのブランチメトリックを計算する分配器と、分
配器からのブランチメトリックに基づいてパスメトリッ
クを計算し比較して生残りパスを選択しそのパス選択信
号を出力する演算部と、演算部からのパス選択信号によ
って最尤パスのパス履歴を生成するパスメモリとを含み
構成することができる。
各ノードのブランチメトリックを計算する分配器と、分
配器からのブランチメトリックに基づいてパスメトリッ
クを計算し比較して生残りパスを選択しそのパス選択信
号を出力する演算部と、演算部からのパス選択信号によ
って最尤パスのパス履歴を生成するパスメモリとを含み
構成することができる。
また上述のビタビ等化器において、拘束長を３とし、
RLL記録符号として（１、７）符号を用い、内部状態が
（０、１）と（１、０）のノードに対する演算部をパス
メトリックの加算・比較・選択を行うACSユニットに代
えて、パスメトリックの加算を行う加算器で構成し、内
部状態が（０、１）と（１、０）のノードに対するパス
メモリを選択回路を含まないラッチの多段配置回路で構
成することができる。
RLL記録符号として（１、７）符号を用い、内部状態が
（０、１）と（１、０）のノードに対する演算部をパス
メトリックの加算・比較・選択を行うACSユニットに代
えて、パスメトリックの加算を行う加算器で構成し、内
部状態が（０、１）と（１、０）のノードに対するパス
メモリを選択回路を含まないラッチの多段配置回路で構
成することができる。
さらに上述のビタビ等化器において、拘束長を４と
し、RLL記録符号として（２、７）符号を用い、内部応
対が（０、１、０）と（１、０、１）のノードの演算部
をなくし、（０、０、１）と（０、１、１）と（１、
０、０）と（１、１、０）のノードの演算部を、パスメ
トリックの加算・比較・選択を行うACSユニットに代え
て、パスメトリックの加算を行う加算器で構成し、内部
状態が（０、１、０）と（１、０、１）のノードに対応
するパスメモリをなくし、（０、０、１）と（０、１、
１）と（１、０、０）と（１、１、０）のノードに対す
るパスメモリを選択回路を含まないラッチの多段配置回
路で構成することができる。
し、RLL記録符号として（２、７）符号を用い、内部応
対が（０、１、０）と（１、０、１）のノードの演算部
をなくし、（０、０、１）と（０、１、１）と（１、
０、０）と（１、１、０）のノードの演算部を、パスメ
トリックの加算・比較・選択を行うACSユニットに代え
て、パスメトリックの加算を行う加算器で構成し、内部
状態が（０、１、０）と（１、０、１）のノードに対応
するパスメモリをなくし、（０、０、１）と（０、１、
１）と（１、０、０）と（１、１、０）のノードに対す
るパスメモリを選択回路を含まないラッチの多段配置回
路で構成することができる。
さらに本発明に係るビタビ等化方法は、記録装置の記
録再生系で生じる符号間干渉を除去する記録装置用のビ
タビ等化方法において、記録符号としてRLL記録符号が
用いられ、ビタビ復号アルゴリズムの状態遷移により定
まる最尤パス判定処理のうち、RLL記録符号の規則によ
り取りえない状態遷移に関する最尤パス判定処理が除か
れたことを特徴とするものである。
録再生系で生じる符号間干渉を除去する記録装置用のビ
タビ等化方法において、記録符号としてRLL記録符号が
用いられ、ビタビ復号アルゴリズムの状態遷移により定
まる最尤パス判定処理のうち、RLL記録符号の規則によ
り取りえない状態遷移に関する最尤パス判定処理が除か
れたことを特徴とするものである。
［作用］ 本発明に係る記録装置においては、記録データは記録
符号器101によりRLL記録符号に符号化された後に、記録
再生系102に記録され、この記録再生系102で再生された
RLL気記録符号データは本発明に係るビタビ等化器103で
等化されて符号間干渉が取り除かれる。等化後のRLL記
録符号データは記録復号器104によって復号されて再生
データが得られる。
符号器101によりRLL記録符号に符号化された後に、記録
再生系102に記録され、この記録再生系102で再生された
RLL気記録符号データは本発明に係るビタビ等化器103で
等化されて符号間干渉が取り除かれる。等化後のRLL記
録符号データは記録復号器104によって復号されて再生
データが得られる。
また、上述の記録装置に用いられている本発明に係る
ビタビ等化器103は、ビタビ復号アルゴリズムの状態遷
移により決まる最尤パス判定回路のうち、RLL記録符号
の規則のため取りえない状態遷移に関する回路が除かれ
ているため、最尤パス判定回路のハードウェア規模の削
減、あるいは処理ステップ数の削減を図ることができ
る。
ビタビ等化器103は、ビタビ復号アルゴリズムの状態遷
移により決まる最尤パス判定回路のうち、RLL記録符号
の規則のため取りえない状態遷移に関する回路が除かれ
ているため、最尤パス判定回路のハードウェア規模の削
減、あるいは処理ステップ数の削減を図ることができ
る。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第２図には本発明の一実施例としてのビタビ等化器を
用いた磁気ディスク装置が示される。この磁気ディスク
装置では、記録データは記録符号器11により磁気記録符
号に一たん磁気記録符号化されて記録再生系12のディス
ク盤に記録される。この記録再生系12から読み出された
ヘッド再生電流はA/D変換器13を経てビタビ等化器14に
入力され、符号間干渉を取り除く等化が行われて、その
等化出力が記録復号器16に入力される。記録復号器16は
記録符号器11で符号化された磁気記録符号を復号して再
生データを出力する。クロック抽出器15は記録再生系12
からタイミングクロックを抽出してA/D変換器13とビタ
ビ等化器14に供給する。
用いた磁気ディスク装置が示される。この磁気ディスク
装置では、記録データは記録符号器11により磁気記録符
号に一たん磁気記録符号化されて記録再生系12のディス
ク盤に記録される。この記録再生系12から読み出された
ヘッド再生電流はA/D変換器13を経てビタビ等化器14に
入力され、符号間干渉を取り除く等化が行われて、その
等化出力が記録復号器16に入力される。記録復号器16は
記録符号器11で符号化された磁気記録符号を復号して再
生データを出力する。クロック抽出器15は記録再生系12
からタイミングクロックを抽出してA/D変換器13とビタ
ビ等化器14に供給する。
記録符号器11で用いる磁気記録符号としては、データ
の反転期間を制限したRLL（Run Length Limited）磁気
記録符号が用いられる。このRLL磁気記録符号としては
種々の形態があるが、ここでは（１、７）符号を用いる
ものとする。この（１、７）符号は次の生成規則に従っ
て生成される符号である。
の反転期間を制限したRLL（Run Length Limited）磁気
記録符号が用いられる。このRLL磁気記録符号としては
種々の形態があるが、ここでは（１、７）符号を用いる
ものとする。この（１、７）符号は次の生成規則に従っ
て生成される符号である。
基本変換 データ 符号語 00 101 01 100 10 001 11 010 例外事項 データ 基本変換の符号語 補正した符号語 0000 101101→ 101000 0001 101100→ 100000 1000 001101→ 001000 1001 001100→ 010000 いま記録再生系12で畳込まれる記録ビットを第８図の
記録再生モデルと同様に３ビットと仮定する。ここで上
述の（１、７）符号と記録再生系12の畳込み符号を連鎖
符号と見なせば、ビタビ等化器のトレリス状態遷移図は
第３図の如くになる。
記録再生モデルと同様に３ビットと仮定する。ここで上
述の（１、７）符号と記録再生系12の畳込み符号を連鎖
符号と見なせば、ビタビ等化器のトレリス状態遷移図は
第３図の如くになる。
すなわち、書込み電流の方向を＋１と−１で表すもの
とすると、（１、７）符号で符号化された書込み電流の
時間列の中には、（＋１、−１、＋１）と（−１、＋
１、−１）の遷移は有りえない。したがって通常のビタ
ビ復号アルゴリズムによるビタビ復号器で存在している
第３図中の点線の遷移は、（１、７）符号を用いたビタ
ビ等化器では存在しないことになる。
とすると、（１、７）符号で符号化された書込み電流の
時間列の中には、（＋１、−１、＋１）と（−１、＋
１、−１）の遷移は有りえない。したがって通常のビタ
ビ復号アルゴリズムによるビタビ復号器で存在している
第３図中の点線の遷移は、（１、７）符号を用いたビタ
ビ等化器では存在しないことになる。
第４図には、第３図のトレリス状態遷移図に従って構
成されたビタビ等化器14が示される。このビタビ等化器
14を第11図の従来の拘束長３のビタビ等化器と比較する
と、ビタビ等化器14では第３図のトレリス状態遷移図の
点線部分の遷移に対応する回路が取り除かれている。
成されたビタビ等化器14が示される。このビタビ等化器
14を第11図の従来の拘束長３のビタビ等化器と比較する
と、ビタビ等化器14では第３図のトレリス状態遷移図の
点線部分の遷移に対応する回路が取り除かれている。
すなわち、分配器１は内部状態（−１、−１）と（＋
１、＋１）に対しては従来通りに二つの入力パスに対応
するブランチメトリックを計算して出力するが、内部状
態（−１、＋１）と、（＋１、−１）に対しては一つの
パスしか存在しえないので、その一つのパス側のブラン
チメトリックのみを計算して出力するようになってい
る。
１、＋１）に対しては従来通りに二つの入力パスに対応
するブランチメトリックを計算して出力するが、内部状
態（−１、＋１）と、（＋１、−１）に対しては一つの
パスしか存在しえないので、その一つのパス側のブラン
チメトリックのみを計算して出力するようになってい
る。
またACS演算部２は、内部状態（−１、−１）と（＋
１、＋１）に対しては従来同様に、加算器と比較器と選
択回路からなるACSユニット21、24を備えているが、内
部状態（−１、＋１）と（＋１、−１）に対しては、入
力側のパスが一つのみとなるので、そのパスに対応した
パスメトリックの計算を行うだけでよく比較・選択の必
要がなく、従って分配器１からのブランチメトリックと
ACSユニット21、24からの前時点パスメトリックとを加
算して現時点パスメトリックを計算する加算器22、23の
みでよいようになる。
１、＋１）に対しては従来同様に、加算器と比較器と選
択回路からなるACSユニット21、24を備えているが、内
部状態（−１、＋１）と（＋１、−１）に対しては、入
力側のパスが一つのみとなるので、そのパスに対応した
パスメトリックの計算を行うだけでよく比較・選択の必
要がなく、従って分配器１からのブランチメトリックと
ACSユニット21、24からの前時点パスメトリックとを加
算して現時点パスメトリックを計算する加算器22、23の
みでよいようになる。
ACSユニット21と24の各比較器からはパス選択信号PS
、PSがパスメモリ３に出力される。また比較器20は
ACSユニット21、24でそれぞれ選択されたパスメトリッ
クPM、PMを比較してその小さい方を指示するパス選
択信号PSをパスメモリ３に与えるものであり、このパ
ス選択信号PSによって最終的な最尤パスの選択が行わ
れる。
、PSがパスメモリ３に出力される。また比較器20は
ACSユニット21、24でそれぞれ選択されたパスメトリッ
クPM、PMを比較してその小さい方を指示するパス選
択信号PSをパスメモリ３に与えるものであり、このパ
ス選択信号PSによって最終的な最尤パスの選択が行わ
れる。
パスメモリ３の詳細な構成が第５図に示される。この
パスメモリ３も第３図のトレリス状態遷移図に対応して
回路が構成されており、内部状態（−１、＋１）と（＋
１、−１）に対応する回路は入力側のパスが一つである
ため選択回路が不要となり、複数段を縦段配置したフリ
ップフロップのみで構成されている。
パスメモリ３も第３図のトレリス状態遷移図に対応して
回路が構成されており、内部状態（−１、＋１）と（＋
１、−１）に対応する回路は入力側のパスが一つである
ため選択回路が不要となり、複数段を縦段配置したフリ
ップフロップのみで構成されている。
すなわち、内部状態（−１、−１）と（＋１、＋１）
に対応する最上位行と最下位行は、選択回路とフリップ
フロップの単位回路を多段配置した構成となっており、
最上位行の単位回路列31の選択回路はACSユニット21か
らのパス選択信号PSによって切換えが行われ、また最
下位行の単位回路列34の選択回路はACSユニット24から
のパス選択信号PSによって切換えが行われる。一方、
内部状態（−１、＋１）と（＋１、−１）に対応する２
行目と３行目の回路32、33は、フリップフロップを多段
配置した構成となっており、選択回路を有していない。
ここで各単位回路とフリップフロップ間の接続は第３図
のトレリス状態遷移図に対応している。また最上位行と
最下位行の最終段単位回路のフリップフロップからの出
力はそれぞれ選択回路35に導かれ、比較器20からのパス
選択信号PSによってこの選択回路35の切換えが行われ
て等化出力が出力される。
に対応する最上位行と最下位行は、選択回路とフリップ
フロップの単位回路を多段配置した構成となっており、
最上位行の単位回路列31の選択回路はACSユニット21か
らのパス選択信号PSによって切換えが行われ、また最
下位行の単位回路列34の選択回路はACSユニット24から
のパス選択信号PSによって切換えが行われる。一方、
内部状態（−１、＋１）と（＋１、−１）に対応する２
行目と３行目の回路32、33は、フリップフロップを多段
配置した構成となっており、選択回路を有していない。
ここで各単位回路とフリップフロップ間の接続は第３図
のトレリス状態遷移図に対応している。また最上位行と
最下位行の最終段単位回路のフリップフロップからの出
力はそれぞれ選択回路35に導かれ、比較器20からのパス
選択信号PSによってこの選択回路35の切換えが行われ
て等化出力が出力される。
本発明の実施にあたっては種々の変形形態が可能であ
る。例えば上述の実施例では拘束長を３として判定回路
を構成したが、本発明はこれに限られるものではなく、
拘束長が４などの場合にも本発明を適用できる。またRL
L磁気記録符号として（１、７）符号を用いたが、他の
符号、例えば（２、７）符号を用いた場合にも本発明を
適用できる。
る。例えば上述の実施例では拘束長を３として判定回路
を構成したが、本発明はこれに限られるものではなく、
拘束長が４などの場合にも本発明を適用できる。またRL
L磁気記録符号として（１、７）符号を用いたが、他の
符号、例えば（２、７）符号を用いた場合にも本発明を
適用できる。
第６図には、RLL磁気記録符号が（２、７）符号で記
録再生系で畳込まれる記録ビットが４ビットと仮定した
場合のビタビ等化器のトレリス状態遷移図が示される。
録再生系で畳込まれる記録ビットが４ビットと仮定した
場合のビタビ等化器のトレリス状態遷移図が示される。
ここで（２、７）符号は次の生成規則に従って生成さ
れる符号である。
れる符号である。
データ 符号語 10 0100 11 1000 000 000100 010 100100 011 001000 0010 00100100 0011 00001000 この（２、７）符号で符号化された書込み電流の時間
列の中には（＋１、−１、＋１）、（−１、＋１、−
１）、（＋１、−１、−１、＋１）、（−１、＋１、＋
１、−１）の遷移は有りえない。したがって第６図のト
レリス状態遷移図中の点線の遷移は存在しないので、こ
のトレリス状態遷移図に対応して構成されるビタビ等化
器の判定回路も、この点線部分に対応する回路を削減す
ることがきる。
列の中には（＋１、−１、＋１）、（−１、＋１、−
１）、（＋１、−１、−１、＋１）、（−１、＋１、＋
１、−１）の遷移は有りえない。したがって第６図のト
レリス状態遷移図中の点線の遷移は存在しないので、こ
のトレリス状態遷移図に対応して構成されるビタビ等化
器の判定回路も、この点線部分に対応する回路を削減す
ることがきる。
すなわち、内部状態（−１、−１、−１）と（＋１、
＋１、＋１）に対応する回路は従来通りに構成するが、
内部状態（−１、−１、＋１）、（−１、＋１、＋
１）、（＋１、−１、−１）、（＋１、＋１、−１）に
対応する判定回路はACS演算部を加算器のみで、またパ
スメモリをフリップフロップ段のみで構成でき、さらに
内部状態（−１、＋１、−１）と（＋１、−１、＋１）
に対応する判定回路はすべて削除することができる。
＋１、＋１）に対応する回路は従来通りに構成するが、
内部状態（−１、−１、＋１）、（−１、＋１、＋
１）、（＋１、−１、−１）、（＋１、＋１、−１）に
対応する判定回路はACS演算部を加算器のみで、またパ
スメモリをフリップフロップ段のみで構成でき、さらに
内部状態（−１、＋１、−１）と（＋１、−１、＋１）
に対応する判定回路はすべて削除することができる。
以上の実施例では、本発明のビタビ等化器をハードウ
ェア回路で構成した場合について述べたが、本発明はこ
れに限られるものではなく、コンピュータを用いて最尤
パスの判定処理を行うこともでき、その場合、第３図ま
たは第６図のトレリス状態遷移図の点線部分の判定処理
が不要となるので、最尤パス判定プログラムステップ数
が削減され、従って処理の高速化を図ることができる。
ェア回路で構成した場合について述べたが、本発明はこ
れに限られるものではなく、コンピュータを用いて最尤
パスの判定処理を行うこともでき、その場合、第３図ま
たは第６図のトレリス状態遷移図の点線部分の判定処理
が不要となるので、最尤パス判定プログラムステップ数
が削減され、従って処理の高速化を図ることができる。
尚、本発明は磁気ディスク装置に限られるものではな
く、光ディスク装置等他の干渉のある記録装置にも適用
できる。
く、光ディスク装置等他の干渉のある記録装置にも適用
できる。
［発明の効果］ 以上に説明したように、本発明によれば、ビタビ等化
器の最尤パス判定回路のハードウェアあるいは最尤パス
判定プログラムステップ数の削減が可能となり、従って
従来と同程度のハードウェア回路規模であれば拘束長を
大きくしてビタビ等化器の一層の高精度化が可能とな
る。またハードウェア回路またはパス判定プログラムス
テップの簡略化によりビタビ等化器の高速化を実現でき
る。
器の最尤パス判定回路のハードウェアあるいは最尤パス
判定プログラムステップ数の削減が可能となり、従って
従来と同程度のハードウェア回路規模であれば拘束長を
大きくしてビタビ等化器の一層の高精度化が可能とな
る。またハードウェア回路またはパス判定プログラムス
テップの簡略化によりビタビ等化器の高速化を実現でき
る。
第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのビタビ等化器を用い
た磁気ディスク装置を示すブロック図、 第３図は（１、７）符号を用いたビタビ等化器をトレリ
ス状態遷移図、 第４図は第３図に対応する実施例のビタビ等化器の全体
構成を示すブロック図、 第５図は実施例のビタビ等化器のパスメモリの構成を示
すブロック図、 第６図は（２、７）符号を用いたビタビ等化器のトレリ
ス状態遷移図、 第７図は磁気ディスク装置の記録再生系のメカニズムを
示す図、 第８図は磁気ディスク装置の記録再生系を等価回路で表
した記録再生モデルを示す図、 第９図は従来方式による磁気ディスク装置を示すブロッ
ク図、 第10図は従来のビタビ等化器のトレリス状態遷移図、 第11図は従来のビタビ等化器の全体構成を示すブロック
図、および、 第12図は従来のビタビ等化器のパスメモリの構成を示す
ブロック図である。 図において、 １、４……分配器（ブランチメトリック演算部） ２、５……ACS（加算・比較・選択）演算部 ３、６……パスメモリ 11……記録符号器 12……記録再生系 13……アナログ／ディジタル変換器 14、17……ビタビ等化器 15……クロック抽出部 16……記録復号器 21、24、51〜54……ACSユニット
た磁気ディスク装置を示すブロック図、 第３図は（１、７）符号を用いたビタビ等化器をトレリ
ス状態遷移図、 第４図は第３図に対応する実施例のビタビ等化器の全体
構成を示すブロック図、 第５図は実施例のビタビ等化器のパスメモリの構成を示
すブロック図、 第６図は（２、７）符号を用いたビタビ等化器のトレリ
ス状態遷移図、 第７図は磁気ディスク装置の記録再生系のメカニズムを
示す図、 第８図は磁気ディスク装置の記録再生系を等価回路で表
した記録再生モデルを示す図、 第９図は従来方式による磁気ディスク装置を示すブロッ
ク図、 第10図は従来のビタビ等化器のトレリス状態遷移図、 第11図は従来のビタビ等化器の全体構成を示すブロック
図、および、 第12図は従来のビタビ等化器のパスメモリの構成を示す
ブロック図である。 図において、 １、４……分配器（ブランチメトリック演算部） ２、５……ACS（加算・比較・選択）演算部 ３、６……パスメモリ 11……記録符号器 12……記録再生系 13……アナログ／ディジタル変換器 14、17……ビタビ等化器 15……クロック抽出部 16……記録復号器 21、24、51〜54……ACSユニット
Claims (5)
- 【請求項１】記録装置の記録再生系で生じる符号間干渉
を除去する記録装置用のビタビ等化器において、 記録符号としてRLL記録符号が用いられ、 ビタビ復号アルゴリズムの状態遷移により定まる最尤パ
ス判定回路のうち、RLL記録符号の規則のため取りえな
い状態遷移に関する回路が除かれて構成されたことを特
徴とする記録装置用のビタビ等化器。 - 【請求項２】拘束長が３であり、RLL記録符号として
（１、７）符号を用いた請求項１記載の記録装置用のビ
タビ等化器において、 内部状態が（０、１）と（１、０）のノードに対する演
算部がパスメトリックの加算・比較・選択を行なうACS
ユニットに代えて、パスメトリックの加算を行う加算器
で構成され、 内部状態が（０、１）と（１、０）のノードに対するパ
スメモリが選択回路を含まないラッチの多段配置回路で
構成されたビタビ等化器。 - 【請求項３】拘束長が４であり、RLL記録符号として
（２、７）符号を用いた請求項１記載の記録装置用のビ
タビ等化器において、 内部状態が（０、１、０）と（１、０、１）のノードの
演算部がなく、（０、０、１）と（０、１、１）と
（１、０、０）と（１、１、０）のノードの演算部が、
パスメトリックの加算・比較・選択を行なうACSユニッ
トに代えて、パスメトリックの加算を行う加算器で構成
され、 内部状態が（０、１、０）と（１、０、１）のノードに
対応するパスメモリがなく、（０、０、１）と（０、
１、１）と（１、０、０）と（１、１、０）のノードに
対するパスメモリが選択回路を含まないラッチの多段配
置回路で構成されたビタビ等化器。 - 【請求項４】記録装置の記録再生系で生じる符号間干渉
を除去する記録装置用のビタビ等化方法において、 記録符号としてRLL記録符号が用いられ、 ビタビ復号アルゴリズムの状態遷移により定まる最尤パ
ス判定処理のうち、RLL記録符号の規則により取りえな
い状態遷移に関する最尤パス判定処理が除かれたことを
特徴とする記録装置用のビタビ等化方法。 - 【請求項５】記録データをRLL記録符号データに記録符
号化する記録符号器（101）と、 該記録符号器からのRLL記録符号データを記録・再生す
る記録再生系（102）と、 該記録再生系から読み出したRLL記録符号データを等化
する請求項１記載のビタビ等化器（103）と、 該ビタビ等化器で等化後のRLL記録符号データを復号し
て再生データを出力する記録符号器（104）とを具備し
てなる記録装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136226A JP2693256B2 (ja) | 1990-05-25 | 1990-05-25 | 記録装置用ビタビ等化器及び記録装置 |
| US07/705,065 US5341386A (en) | 1990-05-25 | 1991-05-23 | Viterbi equalizer and recording/reproducing device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136226A JP2693256B2 (ja) | 1990-05-25 | 1990-05-25 | 記録装置用ビタビ等化器及び記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430306A JPH0430306A (ja) | 1992-02-03 |
| JP2693256B2 true JP2693256B2 (ja) | 1997-12-24 |
Family
ID=15170240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136226A Expired - Fee Related JP2693256B2 (ja) | 1990-05-25 | 1990-05-25 | 記録装置用ビタビ等化器及び記録装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5341386A (ja) |
| JP (1) | JP2693256B2 (ja) |
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| JPH06338808A (ja) * | 1993-05-28 | 1994-12-06 | Matsushita Electric Ind Co Ltd | 加算比較選択装置 |
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| JP3711290B2 (ja) * | 1994-07-04 | 2005-11-02 | 沖電気工業株式会社 | ディジタル演算回路 |
| JP2842251B2 (ja) * | 1994-10-31 | 1998-12-24 | 日本電気株式会社 | 再生データ検出方法 |
| US5793548A (en) * | 1995-05-12 | 1998-08-11 | Cirrus Logic, Inc. | Fault tolerant sync mark detector for comparing a sign and magnitude of a detected sequence to a target sync mark in sampled amplitude magnetic recording |
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| US6317856B1 (en) | 1998-03-19 | 2001-11-13 | Seagate Technology Llc | Encoder and a method of encoding for partial response channels |
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| KR100664007B1 (ko) * | 1999-12-29 | 2007-01-03 | 엘지전자 주식회사 | 디지털 신호 처리 장치 및 방법 |
| US7418034B2 (en) * | 2001-06-19 | 2008-08-26 | Micronas Semiconductors. Inc. | Combined trellis decoder and decision feedback equalizer |
| EP1484761A1 (en) * | 2003-06-05 | 2004-12-08 | Deutsche Thomson-Brandt Gmbh | Recovery of RLL encoded bit stream from an asymmetric data channel |
| CN110311873B (zh) * | 2019-06-18 | 2020-10-02 | 北京交通大学 | 基于串行干扰消除的数据传输方法 |
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| JPS62101128A (ja) * | 1985-10-29 | 1987-05-11 | Fujitsu Ltd | ビタビ復号器の試験方法 |
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| DE3721884A1 (de) * | 1987-07-02 | 1989-01-12 | Meyr Heinrich Prof Dr | Verfahren zur ausfuehrung des viterbi-algorithmus mit hilfe parallelverarbeitender strukturen |
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| US4945538A (en) * | 1988-11-14 | 1990-07-31 | International Business Machines Corporation | Method and apparatus for processing sample values in a coded signal processing channel |
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-
1990
- 1990-05-25 JP JP2136226A patent/JP2693256B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-23 US US07/705,065 patent/US5341386A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5341386A (en) | 1994-08-23 |
| JPH0430306A (ja) | 1992-02-03 |
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