KR100584530B1

KR100584530B1 - 고배속 비터비 검출기

Info

Publication number: KR100584530B1
Application number: KR1019980041387A
Authority: KR
Inventors: 최성한; 공준진
Original assignee: 삼성전자주식회사
Priority date: 1998-10-01
Filing date: 1998-10-01
Publication date: 2006-09-22
Also published as: KR20000024731A

Abstract

본 발명은 광 디스크 신호 복원 장치에 관한 것으로서, 특히 복수의 클럭 주기로 복수의 스테이트에 대한 하나의 새로운 스테이트 매트릭 연산을 한번에 실행시켜 광 디스크에서 재생되는 신호를 고속으로 복원시키기 위한 고배속 비터비 검출기에 관한 것이다.

본 발명에 의하면 4격자 비터비 구조를 활용하여 2클럭당 한번의 연산에 의하여 2개 스테이트에서 하나의 새로운 스테이트 매트릭 값을 계산하거나, 또는 N클럭당 하나의 새로운 스테이트 매트릭 값을 연산함으로써, 비터비 검출기의 동작 속도를 크게 높일 수 있는 효과가 있다.

Description

고배속 비터비 검출기

종래의 기술에 의한 광 디스크 재생에 사용되는 비터비 검출기는 하나의 클럭마다 하나의 데이터 심볼이 입력된다. 이에 따라서 브랜치 매트릭 계산부(BMC:105)는 매 입력 데이터 심볼마다 5개의 브랜치 매트릭 값을 계산한다. 이 브랜치 매트릭 계산 결과와 이전에 저장하고 있던 스테이트 매트릭(state metric) 값을 이용하여 새로운 스테이트 매트릭 값을 계산하고 이 결과를 스테이트 매트릭 메모리(SMM:107)에 저장하며 새로운 스테이트 매트릭을 계산하는 과정에서 얻어지는 패스(path) 선택 신호를 패스 메모리(PM:109)에 저장한다. 패스 메모리(109)는 이 패스 선택 신호를 이용하여 패스 신호를 전파시킨다. 이러한 과정이 한 클럭마다 한번씩 이루어지게 된다. 새롭게 계산된 스테이트 평가량은 또 다시 다음의 입력 데이터에서 얻어지는 브랜치 매트릭과 새로운 스테이트 평가량을 계산하는데 사용된다.

최근의 광 디스크 재생기의 기술 동향은 재생 배속을 높이는 경쟁이 치열한바, 이를 위해서는 비터비 검출기의 동작 속도를 높여야 한다.

그런데, 위와 같은 종래의 기술에 의한 비터비 검출기에서는 매 클럭마다 스테이트 매트릭 값을 연산하여 피드백시키는 구조이기 때문에 병렬처리 구조가 불가능하여 동작 속도를 높이는데 한계가 있는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 복수의 클럭마다 복수의 스테이트에 대한 하나의 새로운 스테이트 매트릭 값을 연산하여 피드백시키기 위한 고배속 비터비 검출기를 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명에 의한 고배속 비터비 검출기는 주클럭의 주파수를 1/N로 낮춘 보조클럭을 발생시키기 위한 1/N분주기, 상기 주클럭 주기로 입력 데이터를 이용하여 모델링된 소정의 전달함수에서 각각의 브랜치 매트릭 값들을 계산하기 위한 브랜치 매트릭 계산부, 상기 주클럭 주기로 상기 브랜치 매트릭 계산부에서 계산된 각각의 브랜치 매트릭 값들을 N개 스테이트 단위로 병렬로 출력시키기 위한 직렬/병렬 데이터 변환부, 상기 보조클럭 주기로 상기 직렬/병렬 데이터 변환부의 매트릭 값들을 이용하여 하나의 스테이트로 천이되는 N 이전 스테이트의 스테이트 매트릭 값의 유클리디언 거리를 각각 계산하여 이를 비교한 후에, 가장 작은 값을 새로운 스테이트 매트릭 값으로 결정하여 출력하고, 이에 대한 패스 선택신호를 출력시키기 위한 가산 비교 선택부, 상기 보조클럭 주기로 상기 가산 비교 선택부에서 결정된 새로운 스테이트 매트릭 값을 저장시키기 위한 스테이트 매트릭 메모리, 상기 보조클럭 주기로 패스 선택신호를 저장하고, 상기 패스 선택신호에 대응되는 데이터를 병렬로 출력시키기 위한 패스 메모리 및 상기 보조클럭 주기로 상기 패스 메모리의 병렬 출력 데이터를 직렬 데이터로 변환시키기 위한 병렬/직렬 데이터 변환부를 포함함을 특징으로 한다.

위에서 비터비 검출기를 4격자 구조를 갖게 설계하면 N은 2가 된다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.

본 발명의 일 실시예에서는 설명의 편의를 위하여 4격자 구조를 갖는 비터비 검출기로 한정하여 설명하기로 한다.

도 2에 도시된 바와 같이, 본 발명에 의한 고배속 비터비 검출기는 브랜치 매트릭 계산부(201), 직렬/병렬 데이터 변환부(202), 가산 비교 선택부(203), 오버플로우 제어부(OVC:Overflow Control 204), 스테이트 매트릭 메모리(205), 패스 메모리(206), 1/2분주기(207), 병렬/직렬 데이터 변환부(208)를 구비한다.

광 채널은 간단한 부분응답(Partial Response:PR)특성으로 모델링이 가능하며 이를 이용하여 비터비 검출기를 사용할 수 있다. 부분응답의 의미는 인접한 여러 개의 데이터 심볼로부터 정보를 추출하여 하나의 심볼을 복원한다는 것이다. 다시 말하면 하나의 데이터 심볼이 채널을 통과하면서 인접한 여러 개의 데이터 심볼에 영향을 준다는 것이며, 이러한 특성을 데이터 심볼 복원에 활용할 수 있다.

광 채널의 특성은 데이터 심볼의 밀도, 트랙간의 간격, 광픽업의 특성, 사용되는 변조 방식의 특성에 의해 결정된다. 사실 이러한 특성을 완전히 포함하는 전달 함수를 모델링하는 것은 거의 불가능하다. 설사 가능하다 할지라도 이러한 복잡한 전달 함수를 가지는 신호를 완벽히 복원하는 회로를 만드는 것 또한 불가능하다. 따라서 채널의 특성에 가장 유사하면서도 간결한 전달 함수를 찾아내고, 모델링된 특성과 실제의 특성의 차이를 등화기를 통해 어느 정도 보상해주는 방법이 바람직하다.

광 채널의 특성을 간단한 길쌈 부호기의 형태로 모델링할 수 있는데, 일 예로 모델링된 전달 함수의 구속장(constraint length)이 4라면 스테이트 수는 2^k-1인 8개를 가질 수 있다. 그러나, EFM 방식으로 코딩된 데이터는 신호 전환 간격이 3T이상으로 제한된다

도 3은 본 발명에 적용되는 광 채널의 트렐리스 다이아그램(trellis diagram)을 도시한 것으로, EFM 특성으로 인하여 일반적인 형태의 트렐리스 다이아그램보다 스테이트 수는 2개, 브랜치 수는 8개 줄었다. 이로 인하여 심볼간의 최소거리(minimum distance)가 증가하여 에러 정정 능력이 증가하게 된다. 본 발명에 의한 4격자 비터비 검출 방식은 2개의 트렐리스 다이아그램을 합친 형태의 구조를 갖는다.

브랜치 매트릭 계산부(201)에서는 주클럭 주기로 입력되는 데이터를 이용하여 각각의 브랜치에 해당하는 매트릭 값을 계산한다.

모델링된 전달 함수가 수학식 1과 같다고 가정하면,

[수학식 1]

F(z)=1+kz+kz²+kz³

k 값에 따라 여러 가지의 전달 함수를 만족하는 브랜치 매트릭 값을 가변적으로 변환할 수 있게 된다.

디스크에 기록되는 데이터는 1과 -1뿐이므로 위의 전달 함수를 갖는 채널에서의 출력은 모두 5개의 신호 레벨(+high, +middle, 0, -middle, -high)을 가질 수 있다.

브랜치 매트릭 계산부(201)의 구조는 도 4에 도시된 바와 같으며, 입력 데이터와 각각의 상태 기준값의 유클리디언 거리(Euclidean distance)를 계산하여 매트릭 값을 구한다.

직렬/병렬 데이터 변환부(202)에서는 주클럭을 이용하여 브랜치 매트릭 계산부(201)에서 2개 클럭 주기동안에 계산된 2개의 트렐리스 다이아그램에 대한 각각의 브랜치 매트릭 값들을 병렬로 변환시켜 출력한다.

1/2분주기(207)에서 주클럭의 분주하여 주파수를 1/2로 낮춘 보조클럭을 발생시킨다

가산 비교 선택부(203)에서는 보조클럭 주기로 직렬/병렬 데이터 변환부(202)에서 출력되는 2개의 트렐리스 다이아그램에 대한 계산된 브랜치 매트릭 값들을 입력하여, 계산된 브랜치 매트릭 값들과 하나의 스테이트로 천이되는 두 이전 스테이트 매트릭 값들의 유클리디언 거리를 각각 계산하여 이를 비교하여 가장 작은 값을 갖는 브랜치 매트릭 값을 누적하여 새로운 스테이트 매트릭 값으로 결정하고, 이 새로운 스테이트 매트릭 값을 스테이트 매트릭 메모리(205)로 전달하며, 이에 대한 패스 선택 신호를 패스 메모리(206)로 전달한다.

스테이트 매트릭 메모리(205)는 가산 비교 선택부(203)에서 보조클럭 주기로 전달된 새로운 스테이트 매트릭 값을 저장하고, 패스 메모리(206)는 보조클럭 주기로 전달된 패스 선택 신호를 저장한다.

패스 메모리(206)는 기본적으로 레지스터 익스체인지(register exchange) 구조를 사용했으나, EFM 변조 코드의 RLL 특성에 의해 일반적인 형태의 브랜치 구조에서 몇 개의 스테이트와 브랜치가 제거될 수 있다. 그 구조는 도 5에 도시된 바와 같으며, 일반적인 구속장(constraint length) K의 5∼6배 정도 사용하면 이론적인 성능에 근접한다고 알려져 있다. 4격자 구조에서는 패스 메모리의 기본 단위가 2비트이므로 2.5∼3배로 하면 같은 효과를 얻는다.

오버플로우 제어부(204)는 스테이트 매트릭 메모리의 오버플로우를 방지시킨다. 비터비 검출기는 무한의 입력 데이터에 대해 연속적으로 처리를 해야 한다. 이에 따라서 스테이트 매트릭 값은 이전 스테이트 매트릭 값과 선택된 브랜치 매트릭 값을 계속해서 누적시키기 때문에 지속적으로 증가하게 된다. 그러나, 스테이트 매트릭 값들 중에서 가장 큰 값과 가장 작은 값의 차이는 무한정 커지지는 않고 어떤 값에 수렴하게 된다. 이것은 하나의 스테이트로 천이되는 두 개의 스테이트 매트릭 값으로부터 항상 작은 값을 선택하기 때문이다.

도 5의 트렐리스 다이아그램을 갖는 비터비 검출기의 동작 중 가장 큰 값을 갖는 스테이트 매트릭과 가장 작은 값을 갖는 스테이트 매트릭의 차이는 수학식 2와 같은 부등식을 만족한다.

[수학식 2]

SM_max-SM_min ＜ 2^a+3 (a:브랜치 매트릭의 비트폭)

본 발명에 의한 비터비 검출기에서는 오버플로우 제어가 주클럭을 1/2로 분주시킨 매 보조클럭마다 가산 비교 선택부(203)의 연산과 함께 일어나기 때문에 고속의 동작이 요구된다.

가장 일반적인 오버플로우 제어 방법은 가장 작은 값을 갖는 스테이트 매트릭을 모든 스테이트 매트릭에서 빼주는 방법이다.

만약 수학식 2를 만족한다고 가정하면 스테이트 매트릭의 비트폭을 a+2로 정하고 매 스텝마다 이 방법을 적용하면 절대로 오버플로우는 발생되지 않는다. 그러나, 이와 같은 방법은 많은 계산 시간을 요구하므로 비터비 검출기에 적용하는데는 적합하지 않다.

본 발명에서는 도 6에 도시된 바와 같이, 단순하면서도 고속으로 동작할 수 있는 비트-와이즈 앤드 게이팅(bit-wise AND gating) 방식을 사용하였다. 이 방법은 위의 일반적인 방법에 비하여 스테이트 매트릭의 비트폭이 1 증가된다. 그러나, 하드웨어의 단순화와 고속 처리의 두 가지 문제를 동시에 해결할 수 있다.

수학식 2를 만족하고 스테이트 매트릭의 비트폭을 a+3으로 설정하면 오버플로우가 발생하기 전에 반드시 모든 스테이트 매트릭의 최상위 비트가 1이 되는 시점에 최상위 비트를 "0"으로 세팅하면 모든 스테이트 매트릭에 대해 2^a+3을 빼 준 것과 같은 결과를 얻는다.

도 2의 비터비 검출기 구조에서 오버플로우 제어부(204)의 위치를 스테이트 매트릭 메모리(205) 뒷부분으로 옮겨 놓을 수 있다. 또한, 도 6의 오버플로우 제어부(204)에서 앤드 게이트(G2,G3)는 최상위 비트만이 아니라 다른 비트들로 앤드 게이트를 취할 수 있다. 그러나, 이것은 연산에 영향을 주지 않는다.

위의 일 실시 예에서는 4격자 구조를 이용하여 2 클럭 주기로 한번의 연산에 의하여 2개의 스테이트 단위로 하나의 새론운 스테이트 매트릭 값을 연산하여 출력시키는 방법에 대하여 설명하였으나, 주클럭을 1/N으로 분주하여 N클럭 주기로 N개의 스테이트 단위로 하나의 매트릭을 연산할 수도 있다.

상술한 바와 같이, 본 발명에 의하면 4격자 비터비 구조를 활용하여 2클럭당 한번의 연산에 의하여 2개 스테이트에서 하나의 새로운 스테이트 매트릭 값을 계산하거나, 또는 N클럭당 하나의 새로운 스테이트 매트릭 값을 연산함으로써, 비터비 검출기의 동작 속도를 크게 높일 수 있는 효과가 있다.

도 1은 종래의 기술에 의한 비터비 검출기의 구성을 도시한 것이다.

도 2는 본 발명에 의한 고배속 비터비 검출기의 구성을 도시한 것이다.

도 3은 본 발명에 적용되는 광채널 모델의 트렐리스 다이아그램을 도시한 것이다.

도 4는 도 2에 도시된 브랜치 매트릭 계산부의 구조를 도시한 것이다.

도 5는 도 2에 도시된 패스 메모리의 구조를 도시한 것이다.

도 6은 도 2에 도시된 오버플로우 제어부의 구성을 도시한 것이다.

Claims

주클럭의 주파수를 1/N로 낮춘 보조클럭을 발생시키기 위한 1/N분주기

상기 주클럭 주기로 입력 데이터를 이용하여 모델링된 소정의 전달함수에서 각각의 브렌치 매트릭 값들을 계산하기 위한 브렌치 매트릭 계산부;

상기 주클럭 주기로 상기 브렌치 매트릭 계산부에서 계산된 각각의 브렌치 매트릭 값들을 N개 스테이트 단위로 병렬로 출력시키기 위한 직렬/병렬 데이터 변환부;

상기 보조클럭 주기로 상기 직렬/병렬 데이터 변환부의 매트릭 값들을 이용하여 N개의 이전 스테이트의 스테이트 매트릭 값의 유클리드 라디언 거리를 각각 계산하여 이를 비교한 후에, 가장 작은 값을 새로운 스테이트 매트릭 값으로 결정하고, 이에 대한 패스 선택신호를 출력시키기 위한 가산 비교 선택부;

상기 보조클럭 주기로 상기 가산 비교 선택부에서 결정된 새로운 스테이트 매트릭 값을 저장시키기 위한 스테이트 매트릭 메모리;

상기 보조클럭 주기로 상기 패스 선택신호를 저장하고, 상기 패스 선택신호에 대응되는 데이터를 병렬로 출력시키기 위한 패스 메모리; 및

상기 보조클럭 주기로 상기 패스 메모리의 병렬 출력 데이터를 직렬 데이터로 변환시켜 출력하는 병렬/직렬 데이터 변환부를 포함함을 특징으로 하는 고배속 비터비 검출기.
제1항에 있어서, 상기 N은 2이고, 상기 비터비 검출기는 4격자 구조임을 특징으로 하는 고배속 비터비 검출기.
제1항에 있어서, 상기 가산 비교 선택부와 상기 스테이트 매트릭 메모리 사이에 상기 스테이트 매트릭 메모리의 오버플로우를 방지시키기 위한 오버플로우 제어부를 더 포함함을 특징으로 하는 고배속 비터비 검출기.
제3항에 있어서, 상기 오버플로우 제어부는 상기 스테이트 매트릭 메모리의 최상위 비트가 "1"이 되는 시점에, 상기 최상위 비트를 "0"으로 세팅시키게 제어함을 특징으로 하는 고배속 비터비 검출기.