KR980006963A - 비터비 디코더의 트레이스백 진행 구조(Architecture of traceback procedure in a Viterbi decoder) - Google Patents

비터비 디코더의 트레이스백 진행 구조(Architecture of traceback procedure in a Viterbi decoder) Download PDF

Info

Publication number
KR980006963A
KR980006963A KR1019960021448A KR19960021448A KR980006963A KR 980006963 A KR980006963 A KR 980006963A KR 1019960021448 A KR1019960021448 A KR 1019960021448A KR 19960021448 A KR19960021448 A KR 19960021448A KR 980006963 A KR980006963 A KR 980006963A
Authority
KR
South Korea
Prior art keywords
output
system clock
memory unit
traceback
state
Prior art date
Application number
KR1019960021448A
Other languages
English (en)
Other versions
KR100212836B1 (ko
Inventor
최영배
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019960021448A priority Critical patent/KR100212836B1/ko
Priority to US08/876,554 priority patent/US5878092A/en
Priority to EP97109771A priority patent/EP0813308A3/en
Priority to CN97118022A priority patent/CN1175825A/zh
Priority to JP9158544A priority patent/JPH10117149A/ja
Publication of KR980006963A publication Critical patent/KR980006963A/ko
Application granted granted Critical
Publication of KR100212836B1 publication Critical patent/KR100212836B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
    • H03M13/4169—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback

Abstract

본 발명은 비터비 복호기의 트레이스백 진행 구조에 관한 것으로, 각 프로세싱 엘리먼트가, N개의 메모리(110-1∼110-3)가 서로 직렬로 접속되어 입력된 판정벡터를 시스템 클럭에 따라 래치하여 출력하는 메모리부(110)와; 상기 메모리부(130)에서 출력된 판정 벡터를 시스템 클럭에 래치하여 다음단의 프로세싱 엘리먼트로 출력하는 버퍼(120); 입력된 스테이트를 시스템 클럭에 따라 래치하여 출력하는 스테이트용 레지스터(130) 및; 상기 스테이트용 레지스터(130)에서 출력된 스테이크 및 전단의 각 멀티플렉서에서 출력된 판정 비트들을 조합한 선택신호를 직접 입력받아 상기 메모리부(110)의 각 메모리에서 출력된 판정 백터로부터 판정 비트를 각각 선택하여 출력하는 N개의 멀티플렉서(140-1∼140-3)를 포함하여 구성되어, 형재 사용하고 있는 셀의 동작 가능속도를 최대한 활용하여 1개의 시스템 클럭당 여러 스텝의 트레이스백을 수행하도록 프로세싱 엘리먼트를 구현함으로써, 고속으로 동작할 수 있을 뿐만 아니라 면적을 적게 차지하여 초대규모 직접회로(VLSI)로 구현하기 용이한 것이다.

Description

비터비 디코더의 트레이스백 진행 구조(Architecture of traceback procedure in a Viterbi decoder)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 따른 파이프 라인 구조의 트레이스백 진행 구조의 개략적인 블록도.
제9도는 본 발명에 따른 프로세싱 엘리먼트의 회로도이다.

Claims (2)

  1. 입력된 판정 벡터 및 스테이트를 이용하여 트레이스백을 수행하는 다수개의 프로세싱 엘리먼트가 파이프라인 구조로 연결된 비터비 복호기의 트레이스백 진행 구조에 있어서, 상기 각 프로세싱 엘리먼트가, N개의 메모리가 서로 직렬로 접속되어 입력된 판정 벡터를 시스템 클럭에 따라 래치하여 출력하는 메모리부와; 상기 메모리부에서 출력된 판정 벡터를 시스템 클럭에 래치하여 다음 단의 프로세싱 엘리먼트로 출력하는 버퍼; 입력된 스테이트를 시스템 클럭에 따라 래치하여 출력하는 스테이트용 레지스터 및; 상기 스테이트용 레지스터에서 출력된 스테이트 및 전단의 각 멀티플랙서에서 출력된 판정 비트들을 조합한 선택신호를 직접 입력받아 상기 메모리부의 각 메모리에서 출력된 판정 벡터로부터 판정비트를 각각 선택하여 출력하는 N개의 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 비터비 복호기의 트레이스백 진행 구조.
  2. 제1항에 있어서, 상기 각 멀티플렉서가, 전단의 각 멀티플레서중 마지막 멀티플렉서에 출력된 판정 비트를 신택신호시 최하위 비트로하여 상기 전단의 각 멀티플렉서에서 출력딘 판정 비트를 차례대로 입력받는 한편, 선택신호의 나머지 상위 비트는 상기 스테이트용 레지스터에서 출력된 스테이트의 최하위 비트로부터 차례대로 입력받도록 된 것을 특징으로 하는 비터비 복호기의 트레이스백 진행 구조.
KR1019960021448A 1996-06-14 1996-06-14 비터비 디코더의 트레이스백 진행 구조 KR100212836B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019960021448A KR100212836B1 (ko) 1996-06-14 1996-06-14 비터비 디코더의 트레이스백 진행 구조
US08/876,554 US5878092A (en) 1996-06-14 1997-06-16 Trace-back method and apparatus for use in a viterbi decoder
EP97109771A EP0813308A3 (en) 1996-06-14 1997-06-16 Trace-back method and apparatus for use in a viterbi decoder
CN97118022A CN1175825A (zh) 1996-06-14 1997-06-16 用于viterbi解码器中的追溯方法及装置
JP9158544A JPH10117149A (ja) 1996-06-14 1997-06-16 ビタービ復号化器用トレースバック装置及びトレースバック方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960021448A KR100212836B1 (ko) 1996-06-14 1996-06-14 비터비 디코더의 트레이스백 진행 구조

Publications (2)

Publication Number Publication Date
KR980006963A true KR980006963A (ko) 1998-03-30
KR100212836B1 KR100212836B1 (ko) 1999-08-02

Family

ID=19461883

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960021448A KR100212836B1 (ko) 1996-06-14 1996-06-14 비터비 디코더의 트레이스백 진행 구조

Country Status (5)

Country Link
US (1) US5878092A (ko)
EP (1) EP0813308A3 (ko)
JP (1) JPH10117149A (ko)
KR (1) KR100212836B1 (ko)
CN (1) CN1175825A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100584530B1 (ko) * 1998-10-01 2006-09-22 삼성전자주식회사 고배속 비터비 검출기

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006964A (ko) * 1996-06-29 1998-03-30 김주용 격자복호기의 역추적장치
KR100237490B1 (ko) * 1997-11-29 2000-01-15 전주범 트렐리스 코드 데이터의 생존 경로 역추적 장치
JP3700818B2 (ja) * 1999-01-21 2005-09-28 Ｎｅｃエンジニアリング株式会社 誤り訂正回路
US6378106B1 (en) * 1999-05-28 2002-04-23 Lucent Technologies Inc. Viterbi decoding using single-wrong-turn correction
KR100580160B1 (ko) * 1999-09-14 2006-05-15 삼성전자주식회사 변형된 역추적 방식의 2단 연출력 비터비 알고리즘 복호화기
US6622283B1 (en) * 2000-01-28 2003-09-16 Nec Electronics, Inc. Digital signal processor decoding of convolutionally encoded symbols
TWI232652B (en) * 2000-10-08 2005-05-11 Koninkl Philips Electronics Nv Device for reconstructing a runlength constrained sequence
TW536872B (en) * 2002-07-03 2003-06-11 Via Optical Solution Inc Viterbi decoding device and method for multi-input data and multi-output data
US7171609B2 (en) * 2003-02-03 2007-01-30 Verisilicon Holdings Company Ltd. Processor and method for convolutional decoding
US7496159B2 (en) * 2003-12-01 2009-02-24 Mediatek Inc. Survivor memory management in a Viterbi decoder
US7275204B2 (en) * 2004-09-30 2007-09-25 Marvell International Ltd. Distributed ring control circuits for Viterbi traceback
US20060068911A1 (en) * 2004-09-30 2006-03-30 Microsoft Corporation Game console communication with a computer
KR100686170B1 (ko) 2004-11-30 2007-02-23 엘지전자 주식회사 디코딩 장치 및 이를 이용한 디코딩 방법
US8185810B1 (en) * 2007-04-13 2012-05-22 Link—A—Media Devices Corporation Low power viterbi trace back architecture
JP4585581B2 (ja) * 2008-06-24 2010-11-24 株式会社東芝 最尤復号器および復号方法
JP2010206570A (ja) * 2009-03-04 2010-09-16 Sony Corp 復号装置、復号方法
US11165446B1 (en) * 2020-11-05 2021-11-02 Nxp B.V. Parallel backtracking in Viterbi decoder

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571734A (en) * 1983-08-05 1986-02-18 International Business Machines Corporation Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel
FR2686751B1 (fr) * 1992-01-24 1997-03-28 France Telecom Procede de decodage a maximum de vraisemblance a treillis de decodage sous-echantillonne, et dispositif de decodage correspondant.
JP3042182B2 (ja) * 1992-05-29 2000-05-15 日本電気株式会社 再生データ検出方式
KR0135796B1 (ko) * 1994-11-14 1998-04-27 김광호 비터비복호기에서 트레이스백 수행장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100584530B1 (ko) * 1998-10-01 2006-09-22 삼성전자주식회사 고배속 비터비 검출기

Also Published As

Publication number Publication date
EP0813308A2 (en) 1997-12-17
US5878092A (en) 1999-03-02
EP0813308A3 (en) 2001-01-31
CN1175825A (zh) 1998-03-11
JPH10117149A (ja) 1998-05-06
KR100212836B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
KR980006963A (ko) 비터비 디코더의 트레이스백 진행 구조(Architecture of traceback procedure in a Viterbi decoder)
KR100628448B1 (ko) 재구성가능 칩
JP2500740B2 (ja) デュアルポ―トメモリ
US6326807B1 (en) Programmable logic architecture incorporating a content addressable embedded array block
US6243281B1 (en) Method and apparatus for accessing a segment of CAM cells in an intra-row configurable CAM system
JPH0697838A (ja) 復号化装置
JPH09191258A (ja) ビタビ復号装置及びその方法
JP5372498B2 (ja) フル・スイング・メモリ・アレイを読み出すための方法及び装置
US7183796B2 (en) Configuration memory implementation for LUT-based reconfigurable logic architectures
WO2009106814A1 (en) Programmable logic fabric
JPH06203553A (ja) 半導体集積回路装置
US4769778A (en) Circuit arrangement comprising a matrix-shaped memory arrangement for digital filtration of image signals in row and column directions
JPH10188566A (ja) バーストカウンター回路
KR100253925B1 (ko) 반도체 기억 장치 및 그 제어 방법
KR970071790A (ko) 메모리 회로
KR100205351B1 (ko) 반도체 기억 장치의 주소 정렬 장치
CN110971242A (zh) 通用化的ldpc译码桶形移位器
KR100257060B1 (ko) 파이프라인 동작형 메모리 시스템
Lysaght et al. Of gates and wires
KR970005175A (ko) 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조
US4811369A (en) Bit reversing apparatus
US7734675B1 (en) System and method for generating a binary result in a data processing environment
JPS61175998A (ja) リ−ドオンリメモリ回路
JPH07141146A (ja) バレルシフタ
KR101308099B1 (ko) 단일스테이지 지연 추론적 어드레스 디코더

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee