JPH0697838A - 復号化装置 - Google Patents
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- JPH0697838A JPH0697838A JP5183402A JP18340293A JPH0697838A JP H0697838 A JPH0697838 A JP H0697838A JP 5183402 A JP5183402 A JP 5183402A JP 18340293 A JP18340293 A JP 18340293A JP H0697838 A JPH0697838 A JP H0697838A
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- Computer Security & Cryptography (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 少ない記憶容量でもって、可変長コードを復
号化する装置を提供すること。 【構成】 本発明の復号化方法は、可変長コードのツリ
ーをそのｋノード表示に整理し、その後、この整理され
たツリーを復号化する。このｋノードは、如何なる特定
数のコード長の二進数リーフを指示し、ルートへのパス
にはｋノードを含まないようなツリーのノードである。
この整理されたツリー形状で復号化問題を表わすことに
より、この復号化問題をセグメントに分割し、それによ
り可変長コードを復号化するのに、より少ない数のＲＯ
Ｍメモリ量でできるようになる。一個のＲＯＭの代わり
に、複数のＲＯＭを用いるような応用において、この個
別のＲＯＭは従来のＲＯＭよりもより少ないワード数と
なる。
号化する装置を提供すること。 【構成】 本発明の復号化方法は、可変長コードのツリ
ーをそのｋノード表示に整理し、その後、この整理され
たツリーを復号化する。このｋノードは、如何なる特定
数のコード長の二進数リーフを指示し、ルートへのパス
にはｋノードを含まないようなツリーのノードである。
この整理されたツリー形状で復号化問題を表わすことに
より、この復号化問題をセグメントに分割し、それによ
り可変長コードを復号化するのに、より少ない数のＲＯ
Ｍメモリ量でできるようになる。一個のＲＯＭの代わり
に、複数のＲＯＭを用いるような応用において、この個
別のＲＯＭは従来のＲＯＭよりもより少ないワード数と
なる。
Description
【０００１】
【産業上の利用分野】本発明は可変長コードに符号化さ
れた信号を復号化する装置に関する。
れた信号を復号化する装置に関する。
【０００２】
【従来の技術】可変長（ＶＬ）符号化、例えば、ハフマ
ン符号化は公知の技術で、出現確率の高い信号を少数の
ビットで、出現確率の低い信号を多数のビットで符号化
する。この技術においては、出現確率の少ない信号を記
述するのに使用されるビット数は、相当の固定長符号化
装置のワード中のビット数よりも大きくなる。この固定
長符号化装置は、ある有効コードは他の有効コードのプ
レフィックスにはなり得ないと言う絶対要件の結果であ
る。木（ツリー）構造表現においては、この要件は、ツ
リーのノードは、ツリーのリーフ（葉）にはなり得ない
という表現に対応する。連接ＶＬコード（ＶＬＣ）に対
応するビット流を復号化するには、二つのタスクがあ
り、有効ＶＬコードを形成するビットのグループを識別
することと、この有効ＶＬコードを復号化することであ
る。
ン符号化は公知の技術で、出現確率の高い信号を少数の
ビットで、出現確率の低い信号を多数のビットで符号化
する。この技術においては、出現確率の少ない信号を記
述するのに使用されるビット数は、相当の固定長符号化
装置のワード中のビット数よりも大きくなる。この固定
長符号化装置は、ある有効コードは他の有効コードのプ
レフィックスにはなり得ないと言う絶対要件の結果であ
る。木（ツリー）構造表現においては、この要件は、ツ
リーのノードは、ツリーのリーフ（葉）にはなり得ない
という表現に対応する。連接ＶＬコード（ＶＬＣ）に対
応するビット流を復号化するには、二つのタスクがあ
り、有効ＶＬコードを形成するビットのグループを識別
することと、この有効ＶＬコードを復号化することであ
る。
【０００３】図１はこのビット流を復号化する従来の装
置を図示している。この復号化プロセスにおいては、デ
ータはデータ入力４１に一定速度で出現し、バッファ４
０にストアされる。データはバッファ４０から抽出さ
れ、ライン２１の制御のもとでレジスタ１０内に記憶さ
れる。ここで、各タイミングはレジスタ１０内を十分に
伝播するものとする。このレジスタ１０の長さは有効Ｖ
Ｌコードが有する最大ビット数に等しい。レジスタ１０
内に記憶されたデータは、各復号化間隔でもって、復号
化装置２０内に加えられて、有効ＶＬコードを形成する
データ（レジスタ１０内の最古ビットでもってスタート
する）内のビットのサブセットを識別する。
置を図示している。この復号化プロセスにおいては、デ
ータはデータ入力４１に一定速度で出現し、バッファ４
０にストアされる。データはバッファ４０から抽出さ
れ、ライン２１の制御のもとでレジスタ１０内に記憶さ
れる。ここで、各タイミングはレジスタ１０内を十分に
伝播するものとする。このレジスタ１０の長さは有効Ｖ
Ｌコードが有する最大ビット数に等しい。レジスタ１０
内に記憶されたデータは、各復号化間隔でもって、復号
化装置２０内に加えられて、有効ＶＬコードを形成する
データ（レジスタ１０内の最古ビットでもってスタート
する）内のビットのサブセットを識別する。
【０００４】復号化装置２０は、バス２２に固定長コー
ドを出力する。この固定長コードはＶＬコードを形成す
るビットの識別したサブセットに応答し、制御信号をラ
イン２１に出力する。ライン２１の制御信号は、バッフ
ァ４０に入力して、新たなビットをレジスタ１０（次の
復号化期間で）に供給し、識別されたＶＬコード内のビ
ットを置換する。かくして、バッファ４０は、信号速度
バッファ手段として機能するだけで、この出力が固定長
コードが可変長コードに変換される速度に対応する速度
でもって動作させる。一方、入力信号は可変長コードの
ビットレートでもって到着する。この復号化装置２０を
実現する最も単純な方法は、ルークアップテーブル（例
えば、ＲＯＭ）を用いることである。ＲＯＭは、その処
理時間が最も短い。しかし、この従来のアプローチにお
ける問題点は、メモリの大きさであり、それは２m（ｍ
は最長ＶＬコードのビット数である）となる。多くの実
際の応用においては、例えば、高精細ＴＶ（ＨＤＴＶ）
においては、このｍは極めて大きく、２０以上であり、
ＲＯＭはとても手の出せなく大きなものとなる。
ドを出力する。この固定長コードはＶＬコードを形成す
るビットの識別したサブセットに応答し、制御信号をラ
イン２１に出力する。ライン２１の制御信号は、バッフ
ァ４０に入力して、新たなビットをレジスタ１０（次の
復号化期間で）に供給し、識別されたＶＬコード内のビ
ットを置換する。かくして、バッファ４０は、信号速度
バッファ手段として機能するだけで、この出力が固定長
コードが可変長コードに変換される速度に対応する速度
でもって動作させる。一方、入力信号は可変長コードの
ビットレートでもって到着する。この復号化装置２０を
実現する最も単純な方法は、ルークアップテーブル（例
えば、ＲＯＭ）を用いることである。ＲＯＭは、その処
理時間が最も短い。しかし、この従来のアプローチにお
ける問題点は、メモリの大きさであり、それは２m（ｍ
は最長ＶＬコードのビット数である）となる。多くの実
際の応用においては、例えば、高精細ＴＶ（ＨＤＴＶ）
においては、このｍは極めて大きく、２０以上であり、
ＲＯＭはとても手の出せなく大きなものとなる。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、少ない記憶容量でもって、可変長コードを復号化す
る装置を提供しようとするものである。
は、少ない記憶容量でもって、可変長コードを復号化す
る装置を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の復号化方法は、
可変長コードのツリーをそのｋノード表示に整理し、そ
の後、この整理されたツリーを復号化することにより従
来の複雑さを解消しようとするものである。ｋノード
は、如何なる特定数のコード長の二進数リーフを指示
し、ルートへのパスにはｋノードを含まないようなツリ
ーのノードである。この整理されたツリー形状で復号化
問題を表わすことにより、この復号化問題をセグメント
に分割し、それにより可変長コードを復号化するのに、
より少ない数のＲＯＭメモリ量でできるようになる。一
個のＲＯＭの代わりに、複数のＲＯＭを用いるような応
用において、この個別のＲＯＭは従来のＲＯＭよりもよ
り少ないワード数となる。
可変長コードのツリーをそのｋノード表示に整理し、そ
の後、この整理されたツリーを復号化することにより従
来の複雑さを解消しようとするものである。ｋノード
は、如何なる特定数のコード長の二進数リーフを指示
し、ルートへのパスにはｋノードを含まないようなツリ
ーのノードである。この整理されたツリー形状で復号化
問題を表わすことにより、この復号化問題をセグメント
に分割し、それにより可変長コードを復号化するのに、
より少ない数のＲＯＭメモリ量でできるようになる。一
個のＲＯＭの代わりに、複数のＲＯＭを用いるような応
用において、この個別のＲＯＭは従来のＲＯＭよりもよ
り少ないワード数となる。
【０００７】具体的には、この復号化問題を一時に少な
いビットを考慮して、最上位ビットからスタートするこ
とにより、セグメントに分割される。この各セグメント
は有効コードを出力するか、あるいは次のセグメントに
復号化プロセスが不完全である旨を通知するかの何れか
を行い、次のセグメントが復号化するのを補助する情報
を提供する。本発明の復号化装置は、パイプライン構造
と整理されたツリーを復号化する単一のＲＯＭでもって
実現できる。このＶＬコードが復号化装置をより効率的
にするために選択されるような応用においては、この提
供されたＶＬコードを再構成して、ｋ個のノード数を最
小化し、それにより整理されたツリーを最小化し、復号
化装置内のＲＯＭサイズをそれに付随して最小化するこ
とができる。
いビットを考慮して、最上位ビットからスタートするこ
とにより、セグメントに分割される。この各セグメント
は有効コードを出力するか、あるいは次のセグメントに
復号化プロセスが不完全である旨を通知するかの何れか
を行い、次のセグメントが復号化するのを補助する情報
を提供する。本発明の復号化装置は、パイプライン構造
と整理されたツリーを復号化する単一のＲＯＭでもって
実現できる。このＶＬコードが復号化装置をより効率的
にするために選択されるような応用においては、この提
供されたＶＬコードを再構成して、ｋ個のノード数を最
小化し、それにより整理されたツリーを最小化し、復号
化装置内のＲＯＭサイズをそれに付随して最小化するこ
とができる。
【０００８】
【実施例】次の表１は、その信号の出現確率により支持
されたｂ０からｂ１５までの信号のアレイとそれに対応
するハフマンコードを表わした表である。 この表１のコードは、ネトラバリ（Ｎｅｔｒａｖａｌ
ｉ）とハスケル（Ｈａｓｋｅｌｌ）の共著「デジタルピ
クチャー」（プレナム出版社、ニュヨーク１９８９年）
のｐｐ．１５３によるものである。表１のコードのツリ
ー表現を図２に示す。得られたコードの数は、それぞれ
６ビットなので、図１の実施例によれば、上記のハフマ
ンコードを復号化する復号化装置２０のＲＯＭ内のワー
ド数は６４である。
されたｂ０からｂ１５までの信号のアレイとそれに対応
するハフマンコードを表わした表である。 この表１のコードは、ネトラバリ（Ｎｅｔｒａｖａｌ
ｉ）とハスケル（Ｈａｓｋｅｌｌ）の共著「デジタルピ
クチャー」（プレナム出版社、ニュヨーク１９８９年）
のｐｐ．１５３によるものである。表１のコードのツリ
ー表現を図２に示す。得られたコードの数は、それぞれ
６ビットなので、図１の実施例によれば、上記のハフマ
ンコードを復号化する復号化装置２０のＲＯＭ内のワー
ド数は６４である。
【０００９】本明細書におけるｋノードとは、特定のコ
ード長の二進数（２の累乗の整数に対応する）リーフ
（葉）を指示するツリーのノードであり、そのルート方
向へのパスには二進数リーフを指示する他のノードは存
在しないものをいう。図２のツリーにおいては、黒丸で
マークされた１２個のｋノードがある。本発明によれ
ば、復号化は、ｋノードを超えたブランチ（枝）を刈り
落とすことにより得られるツリーのみを復号化し、ｋノ
ードリーフのみを有するツリーはそのままにしておくこ
とにより単純化される。この単純化の例は表１に表わさ
れた実施例でもって以下に説明する。このツリーをｋノ
ードリーフに整理することにより、復号化が簡単化され
ると、少ないｋノードのみを有するハフマンコードを生
成するか、ｋノードの数を最小化する所定のコードを再
構成するかの何れかにより利益が得られる。
ード長の二進数（２の累乗の整数に対応する）リーフ
（葉）を指示するツリーのノードであり、そのルート方
向へのパスには二進数リーフを指示する他のノードは存
在しないものをいう。図２のツリーにおいては、黒丸で
マークされた１２個のｋノードがある。本発明によれ
ば、復号化は、ｋノードを超えたブランチ（枝）を刈り
落とすことにより得られるツリーのみを復号化し、ｋノ
ードリーフのみを有するツリーはそのままにしておくこ
とにより単純化される。この単純化の例は表１に表わさ
れた実施例でもって以下に説明する。このツリーをｋノ
ードリーフに整理することにより、復号化が簡単化され
ると、少ないｋノードのみを有するハフマンコードを生
成するか、ｋノードの数を最小化する所定のコードを再
構成するかの何れかにより利益が得られる。
【０００９】ｋノードの最小数でもってコードを生成す
る ハフマンコードにおけるノードの数は所定のハフマンコ
ードのヒストグラムを構成し、このヒストグラムを評価
することにより、最小化することができる。表１の例に
おいては、長さ２のコードが１（０００１）個ある、長
さ３のコードが２（００１０）個ある、長さ４のコード
が５（０１０１）個ある、長さ５のコードが４（０１０
０）個ある、長さ６のコードが４（０１００）個ある。
各ｋノードは、二進数のリーフを支持するので、特定長
さを有するコードのグループを支持するのに必要なｋノ
ードの数は、そのグループ内のコード数の二進表示の中
の１の数に等しい。その理由は、各１は二進数を表わす
からである。例えば、上記の例においては、長さ６のコ
ードは４個ある。これらの４個のコードは一個のｋノー
ドのみを必要とする。その理由は、定義によりｋノード
はリーフの二進数を指示し、４は二進数である。従っ
て、４の二進表示においては、一個の１があるのみであ
る。
る ハフマンコードにおけるノードの数は所定のハフマンコ
ードのヒストグラムを構成し、このヒストグラムを評価
することにより、最小化することができる。表１の例に
おいては、長さ２のコードが１（０００１）個ある、長
さ３のコードが２（００１０）個ある、長さ４のコード
が５（０１０１）個ある、長さ５のコードが４（０１０
０）個ある、長さ６のコードが４（０１００）個ある。
各ｋノードは、二進数のリーフを支持するので、特定長
さを有するコードのグループを支持するのに必要なｋノ
ードの数は、そのグループ内のコード数の二進表示の中
の１の数に等しい。その理由は、各１は二進数を表わす
からである。例えば、上記の例においては、長さ６のコ
ードは４個ある。これらの４個のコードは一個のｋノー
ドのみを必要とする。その理由は、定義によりｋノード
はリーフの二進数を指示し、４は二進数である。従っ
て、４の二進表示においては、一個の１があるのみであ
る。
【０００９】上記のことより、ｋノードの数は図２のツ
リーから得られ、ｋノードの最小数はノードのヒストグ
ラムに基づいて６である。この６個のｋノードを生成す
るコードセットを構成することは難しいことではなく、
以下のプロセスから得られる（これはこの作業の唯一の
プロセスでは必ずしもない）。 ・１つの２ビットコードに対しては、００を選び、残り
に対しては、０１、１０、１１を当てる。 ・２つの３ビットコードに対しては、０１ｘを選択し
て、残りに対しては、１０と１１を当てる（ｘは何でも
構わない）。 ・必要な５個の４ビットコードの内の４個に対しては、
１０ｘｘを選択して、残りは１１を当てる。 ・５番目の４ビットに対しては、１１００を選択して、
残りに対しでは、１１１１、１１１０、１１０１を当て
る。 ・４個の５ビットコードに対しては、１１１１ｘと１１
１０ｘと（すなわち１１１ｘｘ）を選択し、残りに対し
ては、１１０１を当てる。ここで、各ｘはその状態の何
れかのビットを意味する。 ・最後に４個の６ビットコードに対しては、１１０１ｘ
ｘを選択して、これでコードの指定はすべて終わる。
リーから得られ、ｋノードの最小数はノードのヒストグ
ラムに基づいて６である。この６個のｋノードを生成す
るコードセットを構成することは難しいことではなく、
以下のプロセスから得られる（これはこの作業の唯一の
プロセスでは必ずしもない）。 ・１つの２ビットコードに対しては、００を選び、残り
に対しては、０１、１０、１１を当てる。 ・２つの３ビットコードに対しては、０１ｘを選択し
て、残りに対しては、１０と１１を当てる（ｘは何でも
構わない）。 ・必要な５個の４ビットコードの内の４個に対しては、
１０ｘｘを選択して、残りは１１を当てる。 ・５番目の４ビットに対しては、１１００を選択して、
残りに対しでは、１１１１、１１１０、１１０１を当て
る。 ・４個の５ビットコードに対しては、１１１１ｘと１１
１０ｘと（すなわち１１１ｘｘ）を選択し、残りに対し
ては、１１０１を当てる。ここで、各ｘはその状態の何
れかのビットを意味する。 ・最後に４個の６ビットコードに対しては、１１０１ｘ
ｘを選択して、これでコードの指定はすべて終わる。
【００１０】再構成されたハフマンコードを図３に示
し、次の表２の３番目のカラムに表わされる。 ｋノードに整理する（即ち、点線を除いた）ことによ
り、図３のツリーは図２のツリーよりも小さくなる。従
って、このツリーを復号化するに必要なＲＯＭもまた小
さくなる。
し、次の表２の３番目のカラムに表わされる。 ｋノードに整理する（即ち、点線を除いた）ことによ
り、図３のツリーは図２のツリーよりも小さくなる。従
って、このツリーを復号化するに必要なＲＯＭもまた小
さくなる。
【００１０】復号化装置の実現 本発明によるメモリを縮小した復号化装置の実現は、ｋ
ノードの整理セットのビットワイズセグメンティション
に基づき、そして、ｋノードの最小化セットに基づいて
いる。上記の例においては、ｋノードの最小化セット
は、００、０１ｘ、１０ｘｘ、１１００、１１１ｘｘ、
１１０１ｘｘである。
ノードの整理セットのビットワイズセグメンティション
に基づき、そして、ｋノードの最小化セットに基づいて
いる。上記の例においては、ｋノードの最小化セット
は、００、０１ｘ、１０ｘｘ、１１００、１１１ｘｘ、
１１０１ｘｘである。
【００１１】ビットワイズセグメンティションは、レジ
スタ１０の出力点のビットをグループ分けし、各グルー
プを別個に考える。並列的に実行する際に、個別のセグ
メントのハードウェアは、各ビットグループ専用で、そ
のハードウェアは、このＶＬコードを復号化する。この
セグメントのハードウェアの一つの実現方法としては、
レジスタ１０からのビットに応答するＲＯＭを有するこ
とである。このＲＯＭは次の５つのフィールドを有する
ワードを出力する。
スタ１０の出力点のビットをグループ分けし、各グルー
プを別個に考える。並列的に実行する際に、個別のセグ
メントのハードウェアは、各ビットグループ専用で、そ
のハードウェアは、このＶＬコードを復号化する。この
セグメントのハードウェアの一つの実現方法としては、
レジスタ１０からのビットに応答するＲＯＭを有するこ
とである。このＲＯＭは次の５つのフィールドを有する
ワードを出力する。
【００１２】 −フィールド１：検知されたＶＬコードに対応する固定
長コードを記憶するコード変換メモリ内の位置を指示す
るアドレスポインタプレフィックスを含む。 −フィールド２：このプレフィックスに連接されるの
に、必要な付加的なビットの数を指示するコードを含
む。 −フィールド３：次の検知期間用に何個のビットがレジ
スタ１０にシフトされるかを指示する。 −フィールド４：有効コードが実際検知されたか否かを
指示するフラグビットを含む。 −フィールド５：有効コードが検知されないときは復号
化装置の状態を指示するコードを含む。
長コードを記憶するコード変換メモリ内の位置を指示す
るアドレスポインタプレフィックスを含む。 −フィールド２：このプレフィックスに連接されるの
に、必要な付加的なビットの数を指示するコードを含
む。 −フィールド３：次の検知期間用に何個のビットがレジ
スタ１０にシフトされるかを指示する。 −フィールド４：有効コードが実際検知されたか否かを
指示するフラグビットを含む。 −フィールド５：有効コードが検知されないときは復号
化装置の状態を指示するコードを含む。
【００１３】フィールド１のアドレスポインタプレフィ
ックスに関連して、図４は、ハフマンコードと、アドレ
スポインタプレフィックス（このアドレスポインタを完
成させるサフィックス）と、コード変換メモリ内に記憶
される際の対応固定長コードとのセットを表わす構成を
図示している。メモリのトップには、４つのグループに
なる３つのセットのコード（即ち、１０ｘｘと１１１ｘ
ｘと１１０１ｘｘ）があり、その後に、２つのコードを
含むグループ０１ｘがあり、最後に、単一のコード１１
００と００が来る。このアドレスの関係と記憶された固
定長コードとは表３のように表わせられる。
ックスに関連して、図４は、ハフマンコードと、アドレ
スポインタプレフィックス（このアドレスポインタを完
成させるサフィックス）と、コード変換メモリ内に記憶
される際の対応固定長コードとのセットを表わす構成を
図示している。メモリのトップには、４つのグループに
なる３つのセットのコード（即ち、１０ｘｘと１１１ｘ
ｘと１１０１ｘｘ）があり、その後に、２つのコードを
含むグループ０１ｘがあり、最後に、単一のコード１１
００と００が来る。このアドレスの関係と記憶された固
定長コードとは表３のように表わせられる。
【００１４】 表３の構成を用いて、レジスタ１０の最初の３ビットを
選択して、第１セグメントを構成すると、ハフマンコー
ド００、０１ｘ、１１ｘｘ、１１１ｘｘを復号化でき
る。コード変換メモリに必要な対応するアドレスは、
（表３によれば）００００、００１ｘ、０１ｘｘ、１０
ｘｘである。これらのアドレスは、フィールド１の出力
と、すなわち、アドレスポインタプレフィックスと追加
の１０ビット（アドレスポインタサフィックス）の数を
必要に応じて、組み合わせることによって得られる。こ
の数はＲＯＭの第２フィールドに記憶される。
選択して、第１セグメントを構成すると、ハフマンコー
ド００、０１ｘ、１１ｘｘ、１１１ｘｘを復号化でき
る。コード変換メモリに必要な対応するアドレスは、
（表３によれば）００００、００１ｘ、０１ｘｘ、１０
ｘｘである。これらのアドレスは、フィールド１の出力
と、すなわち、アドレスポインタプレフィックスと追加
の１０ビット（アドレスポインタサフィックス）の数を
必要に応じて、組み合わせることによって得られる。こ
の数はＲＯＭの第２フィールドに記憶される。
【００１５】有効コードが検出されないときの復号化装
置の状態に関連して、この検出されないコードのみを見
る必要がある。上記の例においては、この未検知（検
出）コードは、１１００と１１０１ｘｘである。これら
のコードの両方とも第１セグメントで考慮されるべき３
個のビットは状態１１０を表わしている。この例におい
ては、それ故に、特定の状態情報は次のセグメントに通
信する必要はない。別の観点からすると、有効コードが
検知されないことがわかった時は、それまでに復号化さ
れたＶＬコードの一部は１１０であることが分かる。こ
のことは何の情報も表わしておらず、それ故に、この場
合においては、４番目のフィールドは０ビットを有す
る。
置の状態に関連して、この検出されないコードのみを見
る必要がある。上記の例においては、この未検知（検
出）コードは、１１００と１１０１ｘｘである。これら
のコードの両方とも第１セグメントで考慮されるべき３
個のビットは状態１１０を表わしている。この例におい
ては、それ故に、特定の状態情報は次のセグメントに通
信する必要はない。別の観点からすると、有効コードが
検知されないことがわかった時は、それまでに復号化さ
れたＶＬコードの一部は１１０であることが分かる。こ
のことは何の情報も表わしておらず、それ故に、この場
合においては、４番目のフィールドは０ビットを有す
る。
【００１６】表４は、第１セグメントハードウェア内の
ＲＯＭの内容を表わしている。３個のビットを取り扱っ
ているので、第１セグメントのＲＯＭは記憶装置の８ワ
ードののみを有する。
ＲＯＭの内容を表わしている。３個のビットを取り扱っ
ているので、第１セグメントのＲＯＭは記憶装置の８ワ
ードののみを有する。
【００１７】第２のセグメントに対する次の３個のビッ
トを考慮し、コード１１００と１１０１ｘｘのみが復号
化される必要が観測されると、実際に必要とされる１個
のビットのみが評価される。次の３個のビットの第１の
ビットが０の場合、検知されたコードは１１００で、他
の場合にはこの検知されたコードは１１０１ｘｘであ
る。従って、第２セグメントのハードウェア（そして、
この例においては最後のセグメントのハードウェア）内
のメモリは表５に示された２個のワードのみを含む。こ
のセグメントは最後のセグメントでもあるので、表５で
は、フラグビットは必要ない。
トを考慮し、コード１１００と１１０１ｘｘのみが復号
化される必要が観測されると、実際に必要とされる１個
のビットのみが評価される。次の３個のビットの第１の
ビットが０の場合、検知されたコードは１１００で、他
の場合にはこの検知されたコードは１１０１ｘｘであ
る。従って、第２セグメントのハードウェア（そして、
この例においては最後のセグメントのハードウェア）内
のメモリは表５に示された２個のワードのみを含む。こ
のセグメントは最後のセグメントでもあるので、表５で
は、フラグビットは必要ない。
【００１８】注意すべき点として、復号化されるビット
数は、ビットワイズのセグメントのすべてに対して同一
である必要はない。上記の例においては、第２のセグメ
ントは、１個のビットのみを復号化している。実際の問
題において、様々なビットワイズのセグメンティション
におけるビットの数を選択する手法は、機納的、すなわ
ち状況応じて行われる。上記のの実施例においては、こ
こに開示された復号化装置に必要とされるメモリワード
の全数は２６である。その内の１０個はコード変換テー
ブルとなるＲＯＭ内にあり、残りの１６個はコード変換
テーブル内にある。これは図１の示した実施例に必要と
される６４個のワード数からはるかに減少している。
数は、ビットワイズのセグメントのすべてに対して同一
である必要はない。上記の例においては、第２のセグメ
ントは、１個のビットのみを復号化している。実際の問
題において、様々なビットワイズのセグメンティション
におけるビットの数を選択する手法は、機納的、すなわ
ち状況応じて行われる。上記のの実施例においては、こ
こに開示された復号化装置に必要とされるメモリワード
の全数は２６である。その内の１０個はコード変換テー
ブルとなるＲＯＭ内にあり、残りの１６個はコード変換
テーブル内にある。これは図１の示した実施例に必要と
される６４個のワード数からはるかに減少している。
【００１９】図５は本発明の上述の方法による復号化装
置の実施例を表わす。ここに示された実施例は、上記の
具体例に必要とされる数よりも大きなもので、その理由
は、可変長復号化信号に対する復号化装置を一般化して
表わしたからである。より一般化した実施例により、本
発明はより理解しやすくなる。
置の実施例を表わす。ここに示された実施例は、上記の
具体例に必要とされる数よりも大きなもので、その理由
は、可変長復号化信号に対する復号化装置を一般化して
表わしたからである。より一般化した実施例により、本
発明はより理解しやすくなる。
【００２０】図５において、ＲＯＭ１００は、レジスタ
１０の出力点における最上位ビットの選択された数に応
答する。上述したように、ＲＯＭ１００は、５個のフィ
ールドを出力する。それらは、ライン１０１上のヒット
フラグ、パス１０２上のシフトインディケータ、パス１
０３上のアドレスポインタプレフィックス、パス１０４
上のルックアヘッドインディケータ、パス１０５上の状
態インディケータである。ヒットフラグは、論理ブロッ
ク１１０に入力され、この論理ブロック１１０はライン
１０９上の累積型ヒットフラグに応答する（実際にはラ
イン１０９は第１セグメントの固定論理レベルにあり、
それはセグメントチェーンの第１セグメントだからであ
る）。論理ブロック１１０は、ライン１１１上に選択さ
れた制御信号を生成し、ライン１１２上に累積型ヒット
フラグを生成する。ライン１１２上の活性信号は、「ヒ
ット」フラグを表わし、論理１によって表わされる。セ
レクタ制御信号は、ライン１０１とライン１０９上の信
号のＡＮＤ機能である。このセレクタ制御信号は、セレ
クタ１３０に加えられる。累積型ヒットフラグ信号は、
ライン１０９上の信号のＡＮＤ機能とライン１０１上の
信号の反転である。この累積型ヒットフラグ信号（活性
０）は、次のセグメントのハードウェアのカスケード論
理ブロック２１０に加えられる。
１０の出力点における最上位ビットの選択された数に応
答する。上述したように、ＲＯＭ１００は、５個のフィ
ールドを出力する。それらは、ライン１０１上のヒット
フラグ、パス１０２上のシフトインディケータ、パス１
０３上のアドレスポインタプレフィックス、パス１０４
上のルックアヘッドインディケータ、パス１０５上の状
態インディケータである。ヒットフラグは、論理ブロッ
ク１１０に入力され、この論理ブロック１１０はライン
１０９上の累積型ヒットフラグに応答する（実際にはラ
イン１０９は第１セグメントの固定論理レベルにあり、
それはセグメントチェーンの第１セグメントだからであ
る）。論理ブロック１１０は、ライン１１１上に選択さ
れた制御信号を生成し、ライン１１２上に累積型ヒット
フラグを生成する。ライン１１２上の活性信号は、「ヒ
ット」フラグを表わし、論理１によって表わされる。セ
レクタ制御信号は、ライン１０１とライン１０９上の信
号のＡＮＤ機能である。このセレクタ制御信号は、セレ
クタ１３０に加えられる。累積型ヒットフラグ信号は、
ライン１０９上の信号のＡＮＤ機能とライン１０１上の
信号の反転である。この累積型ヒットフラグ信号（活性
０）は、次のセグメントのハードウェアのカスケード論
理ブロック２１０に加えられる。
【００２１】アドレスポインタプレフィックス信号とル
ックアヘッドビットとは、結合装置１２０に加えられ
る。この結合装置１２０には、またレジスタ１０からの
ある数のビットがパス１０６を介して加えられる。この
ルックアヘッドビットの値に基づいて、パス１０６の信
号は、パス１０３のアドレスポインタプレフィックス信
号と結合されて、結合装置１２０の出力上で、１０７の
上に単一アドレスバスを形成する。例えば、上記の例
で、レジスタ１０の上位２桁のビットが１０１である場
合には、表４によりＲＯＭ１００からの３個のビットは
ポインタプレフィックスとして機能し、１個のビットは
パス１０６から加えられる。この入力に応答して、結合
装置１２０の出力は０１１ｘである。この結合装置１２
０は、複数のゲートを含む単純な結合回路である。
ックアヘッドビットとは、結合装置１２０に加えられ
る。この結合装置１２０には、またレジスタ１０からの
ある数のビットがパス１０６を介して加えられる。この
ルックアヘッドビットの値に基づいて、パス１０６の信
号は、パス１０３のアドレスポインタプレフィックス信
号と結合されて、結合装置１２０の出力上で、１０７の
上に単一アドレスバスを形成する。例えば、上記の例
で、レジスタ１０の上位２桁のビットが１０１である場
合には、表４によりＲＯＭ１００からの３個のビットは
ポインタプレフィックスとして機能し、１個のビットは
パス１０６から加えられる。この入力に応答して、結合
装置１２０の出力は０１１ｘである。この結合装置１２
０は、複数のゲートを含む単純な結合回路である。
【００２２】結合装置１２０の出力（１０７）は、セレ
クタ１３０の出力ポートＡ１に加えられる。ＲＯＭ１０
０のパス１０２（シフトインディケータフィールド）
は、セレクタ１３０の入力ポートＡ２に加えられる。こ
のセレクタ１３０は、前段（ライン１３１）からのアド
レス信号を受信する入力ポートＢ１と、前段（ライン１
３２）からのシフトインディケータ信号を受信する入力
ポートＢ２とを有する。このセレクタ１３０は、セレク
タ制御信号が１のときに、ポートＡ１とＡ２の信号を出
力し、その他の場合には、ポートＢ１とＢ２の信号を出
力する。このセレクタ１３０はまた複数の相互接続ゲー
トを有する。
クタ１３０の出力ポートＡ１に加えられる。ＲＯＭ１０
０のパス１０２（シフトインディケータフィールド）
は、セレクタ１３０の入力ポートＡ２に加えられる。こ
のセレクタ１３０は、前段（ライン１３１）からのアド
レス信号を受信する入力ポートＢ１と、前段（ライン１
３２）からのシフトインディケータ信号を受信する入力
ポートＢ２とを有する。このセレクタ１３０は、セレク
タ制御信号が１のときに、ポートＡ１とＡ２の信号を出
力し、その他の場合には、ポートＢ１とＢ２の信号を出
力する。このセレクタ１３０はまた複数の相互接続ゲー
トを有する。
【００２３】最後に、状態信号を含むパス１０５がＲＯ
Ｍ２００に加えられる。これでもって、セグメントハー
ドウェアモジュールの説明が終了する。ＲＯＭ２００と
結合装置２２０とセレクタ２３０とカスケド論理ブロッ
ク２１０とは、復号化されるべきビットの第２のセグメ
ント用のハードウェアモジュールを構成する。ＲＯＭ１
００と２００の内容は同一ではない。しかし、この二つ
のセグメントのハードウェアのアーキテクチャーと構造
とは同一である。
Ｍ２００に加えられる。これでもって、セグメントハー
ドウェアモジュールの説明が終了する。ＲＯＭ２００と
結合装置２２０とセレクタ２３０とカスケド論理ブロッ
ク２１０とは、復号化されるべきビットの第２のセグメ
ント用のハードウェアモジュールを構成する。ＲＯＭ１
００と２００の内容は同一ではない。しかし、この二つ
のセグメントのハードウェアのアーキテクチャーと構造
とは同一である。
【００２４】３個の点に示されるように、このセグメン
トハードウェアモジュールは、チェーンまたはパイプラ
インによって相互接続される。この最後のセグメントハ
ードウェアは、ＲＯＭ３００、結合装置３２０、セレク
タ３３０、カスケード論理ブロック３１０とを含む。こ
の最終出力は、セレクタ３３０に現れ、その出力は、パ
ス３３１上のアドレスとパス３３２上のシフトインディ
ケータとを含む。パス３３２は制御回路１１にフィード
バックされ、この制御回路１１は、バッファ４０とレジ
スタ１０とを制御する。具体的には、このパス３３２は
復号化されたＶＬコード内のレジスタ１０内に挿入され
る必要のある新たなビット数を特定する。制御回路１１
の機能は、新たなビットを挿入することである。パス３
３１はＲＯＭ４００に加えられ、このＲＯＭ４００は図
４で記載されたコード変換メモリである。
トハードウェアモジュールは、チェーンまたはパイプラ
インによって相互接続される。この最後のセグメントハ
ードウェアは、ＲＯＭ３００、結合装置３２０、セレク
タ３３０、カスケード論理ブロック３１０とを含む。こ
の最終出力は、セレクタ３３０に現れ、その出力は、パ
ス３３１上のアドレスとパス３３２上のシフトインディ
ケータとを含む。パス３３２は制御回路１１にフィード
バックされ、この制御回路１１は、バッファ４０とレジ
スタ１０とを制御する。具体的には、このパス３３２は
復号化されたＶＬコード内のレジスタ１０内に挿入され
る必要のある新たなビット数を特定する。制御回路１１
の機能は、新たなビットを挿入することである。パス３
３１はＲＯＭ４００に加えられ、このＲＯＭ４００は図
４で記載されたコード変換メモリである。
【００２５】図５の装置は、一つのセグメントからの信
号を次のセグメントに加える。この図５のＶＬＣ復号化
装置は、シリアル復号化装置でもパイプライン復号化装
置でもない。セグメントハードウェアモジュールのチェ
ーンを介した信号の流れは、一つの復号化間隔でもって
完了する。この図５の装置はレジスタ１０の前にバッフ
ァ４０を使用しているが、変形例としては、情報が到着
するごとにレジスタ１０内に直接情報を記憶し、このセ
グメントのハードウェアがデータがシフトするごとにそ
のデータを監視しなくてもよいようにし、データが利用
できるときに、復号化信号を出力するようにしてもよ
い。均一の速度が出力として望ましい場合には、バッフ
ァが復号化装置の出力点に設けられる。図５の他の変形
例としては、ハードウェアを減少させるために、「コレ
クタＯＲ」アプローチを採用することもできる。図５の
他の変形例としては（前述したように）、図５の装置に
より復号化される複数のＶＬコードを組み込む手段を有
してもよい。これを実現するには、セグメントハードウ
ェアモジュール内の各々のＲＯＭのサイズを増大させ、
選択ラインとして機能する制御ラインを追加すればよ
い。この機能は図５の装置内で、制御ライン３００を介
して行なわれる。この制御ライン３００により追加され
たＶＬコード識別子はすべてのセグメントに状態情報
（パス１０５）を介して、一つのセグメントモジュール
からのチェーンから次のチェーンへ分配される。
号を次のセグメントに加える。この図５のＶＬＣ復号化
装置は、シリアル復号化装置でもパイプライン復号化装
置でもない。セグメントハードウェアモジュールのチェ
ーンを介した信号の流れは、一つの復号化間隔でもって
完了する。この図５の装置はレジスタ１０の前にバッフ
ァ４０を使用しているが、変形例としては、情報が到着
するごとにレジスタ１０内に直接情報を記憶し、このセ
グメントのハードウェアがデータがシフトするごとにそ
のデータを監視しなくてもよいようにし、データが利用
できるときに、復号化信号を出力するようにしてもよ
い。均一の速度が出力として望ましい場合には、バッフ
ァが復号化装置の出力点に設けられる。図５の他の変形
例としては、ハードウェアを減少させるために、「コレ
クタＯＲ」アプローチを採用することもできる。図５の
他の変形例としては（前述したように）、図５の装置に
より復号化される複数のＶＬコードを組み込む手段を有
してもよい。これを実現するには、セグメントハードウ
ェアモジュール内の各々のＲＯＭのサイズを増大させ、
選択ラインとして機能する制御ラインを追加すればよ
い。この機能は図５の装置内で、制御ライン３００を介
して行なわれる。この制御ライン３００により追加され
たＶＬコード識別子はすべてのセグメントに状態情報
（パス１０５）を介して、一つのセグメントモジュール
からのチェーンから次のチェーンへ分配される。
【００２６】図６はＶＬＣ復号化装置の他の実施例で、
この回路の遅延は、所望の対応クロック周波数よりも長
い。この例においては、図５の回路を真のパイプライン
アーキテクチャーに変換することは容易である。パイプ
ライン構成を形成する唯一の問題は、復号化されるＶＬ
Ｃの長さを識別することである。ここに開示されたｋノ
ードの概念を利用すると、結合回路４１０はレジスタ１
０の出力に接続される。この回路はｋノードの最長コー
ド内のビット数に対応する複数のビットを見るだけでよ
い。図３においては、例えば、ｋノード１１００（符号
ｂ８）と１１０１（符号ｂ０、ｂ１、ｂ２、ｂ３）は最
長コード４ビットを有する。従って、この図３の実施例
である図６ツリーはレジスタ１０の上位４桁のビットの
みに応答すべき結合回路４１０を必要とする。
この回路の遅延は、所望の対応クロック周波数よりも長
い。この例においては、図５の回路を真のパイプライン
アーキテクチャーに変換することは容易である。パイプ
ライン構成を形成する唯一の問題は、復号化されるＶＬ
Ｃの長さを識別することである。ここに開示されたｋノ
ードの概念を利用すると、結合回路４１０はレジスタ１
０の出力に接続される。この回路はｋノードの最長コー
ド内のビット数に対応する複数のビットを見るだけでよ
い。図３においては、例えば、ｋノード１１００（符号
ｂ８）と１１０１（符号ｂ０、ｂ１、ｂ２、ｂ３）は最
長コード４ビットを有する。従って、この図３の実施例
である図６ツリーはレジスタ１０の上位４桁のビットの
みに応答すべき結合回路４１０を必要とする。
【００２７】セグメントモジュール内のシフト長さを識
別する必要がない場合は、図６はパス１０２、１３２、
２３２、パス３３２を削除することができる。パイプラ
イン構成はクロックエレメント（例えば、フリップフロ
ップ）をあるセグメントモジュール間に配置することに
よって達成できる。簡単化のために、フリップフロップ
回路４１１−４１６のみが示されているが、如何なる数
のフリップフロップ段を用いても構わない。
別する必要がない場合は、図６はパス１０２、１３２、
２３２、パス３３２を削除することができる。パイプラ
イン構成はクロックエレメント（例えば、フリップフロ
ップ）をあるセグメントモジュール間に配置することに
よって達成できる。簡単化のために、フリップフロップ
回路４１１−４１６のみが示されているが、如何なる数
のフリップフロップ段を用いても構わない。
【００２８】図６の実施例は、クロック作動されるが、
有限状態機械としてもみることもできる。このように考
えると、構成要素の数とそれらの相互接続を減らすため
には、図６の様々なＲＯＭを結合して、本発明のＶＬＣ
復号化装置の単一のＲＯＭの有限状態機械を形成するよ
うにすればよい。これは図７に示されている。
有限状態機械としてもみることもできる。このように考
えると、構成要素の数とそれらの相互接続を減らすため
には、図６の様々なＲＯＭを結合して、本発明のＶＬＣ
復号化装置の単一のＲＯＭの有限状態機械を形成するよ
うにすればよい。これは図７に示されている。
【００２９】図７において、レジスタ１０は、上位ビッ
トの所定数をＲＯＭ５００に入力する。図６に示したよ
うに、ＲＯＭ５００は５個の出力を有する。すなわち、
ルックアヘッドビット出力、アドレスポインタ出力、状
態出力、シフト制御出力、ヒットフラグ出力である。状
態出力はレジスタ５１０に入力され、このレジスタ５１
０はクロック５２０によってクロック動作している。レ
ジスタ５１０の出力はＲＯＭ５００のアドレスポートに
入力される。ＲＯＭ５００のアドレスポインタ出力は、
レジスタ５３０に入力され、レジスタ１０からの複数の
追加ビットがレジスタ５３０に入力される。これらのビ
ットはセレクタ５４０を介して、レジスタ５３０に入力
され、このセレクタ５４０はＲＯＭ５００のルックアヘ
ッドビット出力により制御される。ＲＯＭ５００のヒッ
トフラグ出力はレジスタ５３０に加えられる情報を有す
る。このヒットフラグはまた制御ブロック５５０に入力
され、この制御ブロック５５０はクロック５２０に応答
し、さらにＲＯＭ５００のシフト制御出力にも応答す
る。制御ブロック５５０はレジスタ５１０を必要に応じ
てリセットし、レジスタ１０内のデータのシフトを制御
する。レジスタ５３０の出力はＲＯＭ４００に入力され
る。
トの所定数をＲＯＭ５００に入力する。図６に示したよ
うに、ＲＯＭ５００は５個の出力を有する。すなわち、
ルックアヘッドビット出力、アドレスポインタ出力、状
態出力、シフト制御出力、ヒットフラグ出力である。状
態出力はレジスタ５１０に入力され、このレジスタ５１
０はクロック５２０によってクロック動作している。レ
ジスタ５１０の出力はＲＯＭ５００のアドレスポートに
入力される。ＲＯＭ５００のアドレスポインタ出力は、
レジスタ５３０に入力され、レジスタ１０からの複数の
追加ビットがレジスタ５３０に入力される。これらのビ
ットはセレクタ５４０を介して、レジスタ５３０に入力
され、このセレクタ５４０はＲＯＭ５００のルックアヘ
ッドビット出力により制御される。ＲＯＭ５００のヒッ
トフラグ出力はレジスタ５３０に加えられる情報を有す
る。このヒットフラグはまた制御ブロック５５０に入力
され、この制御ブロック５５０はクロック５２０に応答
し、さらにＲＯＭ５００のシフト制御出力にも応答す
る。制御ブロック５５０はレジスタ５１０を必要に応じ
てリセットし、レジスタ１０内のデータのシフトを制御
する。レジスタ５３０の出力はＲＯＭ４００に入力され
る。
【００３０】次に動作を説明する。ＲＯＭ５００はレジ
スタ１０のビットにより駆動され、レジスタ５１０は制
御ブロック５５０によってリセットされる。この時点で
制御ブロック５５０の出力は図５のＲＯＭ１００の出力
に応答する。状態情報はその時点でレジスタ５１０内に
収納され、ＲＯＭ５００に入力される。「ヒット」フラ
グ、すなわちＶＬコードが検出（検知）された旨を指示
すると、レジスタ５３０は、アドレスポインタと必要な
サフィックスをレクタ５４０から入手し、この得られた
情報をＲＯＭ４００に入力する。この時点で制御ブロッ
ク５５０は、新たなビットの適当な数をＲＯＭ５００の
シフト制御出力の制御の下でレジスタ１０にシフトす
る。ヒットの指示がない場合には、制御ブロック５５０
は異なる数のビットをレジスタ１０にシフトし（ビット
フラグは活性状態ではないので）、そしてＲＯＭ５００
は新たにレジスタ１０からの新たな入力ビットとレジス
タ５１０により提供される状態情報に応答する。
スタ１０のビットにより駆動され、レジスタ５１０は制
御ブロック５５０によってリセットされる。この時点で
制御ブロック５５０の出力は図５のＲＯＭ１００の出力
に応答する。状態情報はその時点でレジスタ５１０内に
収納され、ＲＯＭ５００に入力される。「ヒット」フラ
グ、すなわちＶＬコードが検出（検知）された旨を指示
すると、レジスタ５３０は、アドレスポインタと必要な
サフィックスをレクタ５４０から入手し、この得られた
情報をＲＯＭ４００に入力する。この時点で制御ブロッ
ク５５０は、新たなビットの適当な数をＲＯＭ５００の
シフト制御出力の制御の下でレジスタ１０にシフトす
る。ヒットの指示がない場合には、制御ブロック５５０
は異なる数のビットをレジスタ１０にシフトし（ビット
フラグは活性状態ではないので）、そしてＲＯＭ５００
は新たにレジスタ１０からの新たな入力ビットとレジス
タ５１０により提供される状態情報に応答する。
【００３１】上記したＶＬコードは、所定の信号確率の
ビットの最も効率的な対応数である最小ＶＬコードを取
り扱う。その結果、図３に示すように６個のｋノードと
なる。ここで示したようにｋノードの数を減少すること
により、復号化装置を単純化できるので、図３のツリー
はより少ないｋノードを有することになる。例えば、符
号ｂ１５’は符号ｂ１５に関連していると、ノード００
とノード０１を表わすノードはノード０に対応する単一
のｋノードに合併することができる。これが行なわれる
と、符号ｂ１５とｂ１５’は、ＶＬコード００１と００
０を搬送できる。これは伝送効率の損失に対応する。そ
れは００の代わりに０００を伝送することは余分なビッ
トを持つからである。しかし、この効率が下がることは
復号化装置が単純されることに相当するので、実際の応
用は可能である。
ビットの最も効率的な対応数である最小ＶＬコードを取
り扱う。その結果、図３に示すように６個のｋノードと
なる。ここで示したようにｋノードの数を減少すること
により、復号化装置を単純化できるので、図３のツリー
はより少ないｋノードを有することになる。例えば、符
号ｂ１５’は符号ｂ１５に関連していると、ノード００
とノード０１を表わすノードはノード０に対応する単一
のｋノードに合併することができる。これが行なわれる
と、符号ｂ１５とｂ１５’は、ＶＬコード００１と００
０を搬送できる。これは伝送効率の損失に対応する。そ
れは００の代わりに０００を伝送することは余分なビッ
トを持つからである。しかし、この効率が下がることは
復号化装置が単純されることに相当するので、実際の応
用は可能である。
【００３２】上記の実施例においては、個別のＲＯＭ４
００を有していたが、このＲＯＭ４００は、各セグメン
トモジュールに内蔵してもよい。さらにセグメントモジ
ュールでないで識別されたコードは所望の関係を有する
場合には、このセグメントモジュールのＲＯＭ４００部
分は先行するＲＯＭ内に組み込むことはできる。例え
ば、表３に示すように、入力１１ｘｘは符号ｂ９、ｂ１
０、ｂ１１、ｂ１２を表わす。これらの符号がＡｘｘの
形（ここでＡはあるデジトの列）で表わすことができる
ならば、ＲＯＭ１００は必要な情報を含み、ＲＯＭ４０
０の一部に相当する付加的なＲＯＭ記憶装置を必要とし
ない。
００を有していたが、このＲＯＭ４００は、各セグメン
トモジュールに内蔵してもよい。さらにセグメントモジ
ュールでないで識別されたコードは所望の関係を有する
場合には、このセグメントモジュールのＲＯＭ４００部
分は先行するＲＯＭ内に組み込むことはできる。例え
ば、表３に示すように、入力１１ｘｘは符号ｂ９、ｂ１
０、ｂ１１、ｂ１２を表わす。これらの符号がＡｘｘの
形（ここでＡはあるデジトの列）で表わすことができる
ならば、ＲＯＭ１００は必要な情報を含み、ＲＯＭ４０
０の一部に相当する付加的なＲＯＭ記憶装置を必要とし
ない。
【００３３】
【発明の効果】従って、以上のべたような復号化装置
は、少ない記憶容量でもって、可変長コードを復号化す
ることができる。
は、少ない記憶容量でもって、可変長コードを復号化す
ることができる。
【図１】従来の可変長コード復号化装置を表わす図であ
る。
る。
【図２】ハフマンコードのツリー構造を表わす図であ
る。
る。
【図３】ｋノードが最小で、ハフマンコードのツリー構
造を表わす図である。
造を表わす図である。
【図４】コード変換メモリ内のコードの記憶構成を表わ
す図である。
す図である。
【図５】本発明による可変長復号化装置のブロック図で
ある。
ある。
【図６】本発明の可変長復号化装置の他の実施例を示す
ブロック図である。
ブロック図である。
【図７】単一のＲＯＭを用いた本発明の可変長復号化装
置を表わすブロック図である。
置を表わすブロック図である。
１０ レジスタ ２０ 復号化装置 ２１、２２ ライン ４０ バッファ ４１ データ入力 １００ ＲＯＭ １０１ ヒットフラグ １０２、１０３、１０４、１０５、１０６ パス １０９ ライン １１０ 論理ブロック １１１、１１２ ライン １２０ 結合装置 １３０ セレクタ ２００ ＲＯＭ ２１０ カスケド論理ブロック ２２０ 結合装置 ２３０ セレクタ ３００ ＲＯＭ ３００ 制御ライン ３１０ カスケド論理ブロック ３２０ 結合装置 ３３０ セレクタ ３３１、３３２ パス ４００ ＲＯＭ ４１０ 結合回路 ４１１−４１６ フリップフロップ回路 ５００ ＲＯＭ ５１０ レジスタ ５２０ クロック ５３０ レジスタ ５４０ セレクタ ５５０ 制御ブロック
Claims (15)
- 【請求項１】 可変長コード（ＶＬＣ）で符号化された
信号流を復号化する装置において、 前記信号流内の前記ＶＬＣの最長コードのビット数に等
しいビットを表示する第一手段（１０）と、 チェーン状に相互接続された複数の処理手段（１００、
１２０、１１０、１３０）とからなり、 最終処理手段を除く各処理手段は、次の処理手段に情報
を提供し、各処理手段は、前記第１手段により表わされ
た隣接ビットの異なるグループの応答に応答し、前の処
理手段と隣接ビットのグループからの受信情報に応答し
て、前記ＶＬＣのサブセットを識別することを特徴とす
る復号化装置。 - 【請求項２】 各処理手段は、隣接ビットのグループの
サブセットに応答するＲＯＭ（リードオンリーメモリ）
を有することを特徴とする請求項１の装置。 - 【請求項３】 各処理手段は、そのｋノードに整理され
たツリーの一部を復号化し、 ここで、ｋノードは、特定数のコード長の二進数リーフ
を支持し、そのルートへまでのパスにｋノードを含まな
いツリーのノードであることを特徴とする請求項１の装
置。 - 【請求項４】 各処理手段から次の処理手段へ通達され
る情報は、ＶＬＣコードが識別されたか否かについての
指示であることを特徴とする請求項１の装置。 - 【請求項５】 少なくとも一つの処理手段から次の処理
手段へ通達される情報は、状態情報を含むことを特徴と
する請求項４の装置。 - 【請求項６】 各処理手段から次の処理手段へ通達され
る情報は、ＶＬＣ識別子信号を含むことを特徴とする請
求項４の装置。 - 【請求項７】 前記複数の処理手段は、各復号化された
ＶＬＣに対し、唯一のアドレスを生成し、 この生成された唯一のアドレスに応答して、このアドレ
スを固定長コードに変換する記憶手段（４００）を有す
ることを特徴とする請求項１の装置。 - 【請求項８】 前記第１手段に応答して、ＶＬＣの現在
復号化されるべきコードの長さを決定する結合手段（４
１０）と所定の処理手段の間に配置されたクロック駆動
される記憶手段とをさらに有することを特徴とする請求
項１の装置。 - 【請求項９】 前記結合手段は、ＶＬＣのツリー表示内
のｋノードを利用することを特徴とする請求項８の装
置。 - 【請求項１０】 入力信号流の一部を記憶する入力レジ
スタ（１０）と、 前記入力レジスタの出力信号に応答し、ＲＯＭ（５０
０）を有する復号化手段（４００、５００、５１０、５
２０、５３０、５４０、５５０）とからなるＶＬＣ復号
化装置において、 前記ＲＯＭは、そのｋノードに整理されたツリーの一部
を復号化する情報を有し、 ここで、ｋノードは、特定数のコード長の二進数リーフ
を支持し、そのルートへまでのパスにｋノードを含まな
いツリーのノードであることを特徴とする復号化装置。 - 【請求項１１】 前記復号化手段は、 ＲＯＭの出力の第１部分に応答し、クロック信号により
クロック駆動され、そのクロック化出力をＲＯＭのアド
レス入力に分配し、これにより有限状態機械となる状態
レジスタ（５１０）と復号化装置の出力信号を生成する
ために、ＲＯＭ出力の第２部分を入力レジスタの出力信
号と結合する手段（５３０）とを有することを特徴とす
る請求項１０の装置。 - 【請求項１２】 ＲＯＭの出力の信号第４部分の制御下
で、前記結合手段（５３０）内に結合された入力レジス
タの出力信号の数を選択する手段（５４０）をさらに有
することを特徴とする請求項１１の装置。 - 【請求項１３】 ＲＯＭの出力点に、前記結合手段（５
３０）内で結合された情報を獲得するヒットフラグをさ
らに有することを特徴とする請求項１１の装置。 - 【請求項１４】 前記結合手段に応答するＲＯＭ（４０
０）をさらに有することを特徴とする請求項１３の装
置。 - 【請求項１５】 前記ＲＯＭ出力の第５部分に応答し
て、入力レジスト内のデータシフトする制御回路（５５
０）をさらに有することを特徴とする請求項１１の装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US907977 | 1992-07-02 | ||
| US07/907,977 US5226082A (en) | 1992-07-02 | 1992-07-02 | Variable length decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697838A true JPH0697838A (ja) | 1994-04-08 |
| JP3016996B2 JP3016996B2 (ja) | 2000-03-06 |
Family
ID=25424954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183402A Expired - Lifetime JP3016996B2 (ja) | 1992-07-02 | 1993-06-30 | 復号化装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5226082A (ja) |
| EP (1) | EP0577330B1 (ja) |
| JP (1) | JP3016996B2 (ja) |
| KR (1) | KR100286195B1 (ja) |
| CA (1) | CA2096176C (ja) |
| DE (1) | DE69313540T2 (ja) |
| MX (1) | MX9303899A (ja) |
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- 1993-06-29 MX MX9303899A patent/MX9303899A/es not_active IP Right Cessation
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Also Published As
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| DE69313540T2 (de) | 1998-01-22 |
| KR100286195B1 (ko) | 2001-04-16 |
| JP3016996B2 (ja) | 2000-03-06 |
| DE69313540D1 (de) | 1997-10-09 |
| EP0577330A2 (en) | 1994-01-05 |
| EP0577330A3 (en) | 1994-06-01 |
| CA2096176A1 (en) | 1994-01-03 |
| EP0577330B1 (en) | 1997-09-03 |
| US5226082A (en) | 1993-07-06 |
| KR940006020A (ko) | 1994-03-22 |
| CA2096176C (en) | 1998-09-08 |
| MX9303899A (es) | 1994-04-29 |
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