DE69313540T2

DE69313540T2 - Verbesserte Vorrichtung zur variablen Längendekodierung

Info

Publication number: DE69313540T2
Application number: DE69313540T
Authority: DE
Inventors: George J Kustka
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1992-07-02
Filing date: 1993-06-24
Publication date: 1998-01-22
Anticipated expiration: 2013-06-25
Also published as: CA2096176C; JP3016996B2; JPH0697838A; DE69313540D1; EP0577330B1; US5226082A; KR940006020A; MX9303899A; KR100286195B1; CA2096176A1; EP0577330A3; EP0577330A2

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zum Decodieren eines Stroms von Signalen, die mit einem gegebenen Code variabler Länge codiert sind.
Die Codierung mit variabler Länge (VL), wie zum Beispiel die Huffman-Codierung, ist eine wohlbekannte Methode, die sehr wahrscheinliche Signale mit einer geringen Anzahl von Bit codiert, und weniger wahrscheinliche Signale mit einer größeren Anzahl von Bit. Bei dieser Methode ist die Anzahl von zur Beschreibung der weniger wahrscheinlichen Signale verwendeten Bit größer als die Anzahl von Bit in Worten einer entsprechenden Anordnung des Codierens mit fester Länge. Letzteres ist ein Folge der unangetasteten Bedingung, daß ein gültiger Code nicht einem anderen gültigen Code vorangestellt sein kann. In einer Baumstrukturdarstellung entspricht diese Bedingung auch der Aussage, daß ein Knoten eines Baums nicht gleichzeitig ein Blatt des Baums sein kann.
Mit der Decodierung eines Stroms von Bit, die verketteten VL-Codes (VLCs) entsprechen, sind zwei Aufgaben verbunden: Identifizieren der Bitgruppen, die gültige VL-Codes bilden, und Decodieren der gültigen VL-Codes.
FIG. 1 zeigt eine Anordnung zur Decodierung eines solchen Stroms gemäß dem Stand der Technik. Bei dem Decodierungsvorgang erscheinen Daten mit einer konstanten Rate an der Leitung 41 und werden in dem Puffer 40 gespeichert, so wie sie empfangen werden. Daten werden aus dem Puffer 40 extrahiert und unter der Steuerung der Leitung 21 in dem Register 10 plaziert, wobei das Register jedesmal voll belegt wird. Die Länge des Registers 10 ist gleich der maximalen Anzahl von Bit, die ein gültiger VL-Code aufweisen kann. Die in dem Register 10 gespeicherten Daten werden an die Verknüpfungsschaltung 20 angelegt, die in jedem Decodierungsintervall die Untermenge von Bit in den Daten identifiziert (beginnend mit den ältesten Bit in dem Register 10), die einen gültigen VL-Code bildet.
Die Schaltung 20 gibt den Code mit fester Länge, der der identifizierten Untermenge von Bit entspricht, die den gültigen VL-Code bilden, auf dem Bus 22 aus und gibt auf dem Bus 21 ein Steuersignal aus. Das Steuersignal 21 weist den Puffer 40 an, dem Register 10 (für das nächste Decodierungsintervall) eine Anzahl neuer Bit zuzuführen, die die Bit in dem identifizierten VL-Code ersetzen. Somit dient der Puffer 40 lediglich als ein Signalratenpuffermittel, das dem Ausgang ermöglicht, mit der Rate zu arbeiten, mit der die Codes mit fester Länge ursprünglich in die Codes mit variabler Länge umcodiert wurden, während die Eingabe mit der Bitrate der Codes mit variabler Länge ankommt.
Die einfachste Art der Implementierung der Schaltung 20 ist die Verwendung einer Nachschlagetabelle (z.B. eines Nur-Lese-Speichers). Ein Nur-Lese-Speicher benötigt außerdem die kürzeste Verarbeitungszeit. Das Problem mit diesem Ansatz des Stands der Technik ist jedoch die Größe des benötigten Speichers, die 2M beträgt, wobei M die Anzahl von Bit in dem längsten VL-Code ist. Für viele praktische Anwendungen, wie zum Beispiel für hochauflösendes Fernsehen (HDTV), ist M relativ groß, unter Umständen größer als 20, und dies macht den ROM 20 untragbar groß.
EP-A-0426429 offenbart Vorrichtungen zum Decodieren eines Codes mit variabler Länge in einen Code mit fester Länge. Insbesondere wird ein Code mit variabler Länge (mit einer maximalen Länge von m Bit) in zwei Teile aufgespalten: einen oberen Teil mit n Bit (z.B. die 8 höchstwertigen Bit eines Codes mit variabler Länge mit 15 Bit) und einen unteren Teil mit n-m Bit (z.B. die 7 übrigen niedrigst-wertigen Bit des Codes mit variabler Länge mit 15 Bit). Der obere Teil des Codes mit variabler Länge wird an eine erste Umcodierungstabelle und der untere Teil an eine zweite Umcodierungstabelle angelegt. Die erste Umcodierungstabelle verwandelt die Codes mit variabler Länge mit n oder weniger Bit in entsprechende Codes mit fester Länge. Die zweite Umcodierungstabelle verwandelt die Codes mit variabler Länge mit mehr als n Bit in entsprechende Codes mit fester Länge. Zusätzlich stellt die erste Umcodierungstabelle der zweiten Umcodierungstabelle eine ergänzende Menge von Adreßbit zur Verwendung beim Decodieren der Codes mit variabler Länge mit mehr als n Bit bereit.
In IEEE Transactions on Circuits and Systems for Video Technology, Band 2, Nr. 2, Juni 1992, Seiten 187-196, IEEE, New York, USA; S. Chang et al.: "Designing Righ-Throughput VLC Decoder Part I - Concurrent VLSI Architectures" (Entwurf eines VLC- Decodierers mit hohem Durchsatz, Teil I - Nebenläufige VLSI-Architekturen") wird eine parallele oder Pipeline- Architektur für Hochgeschwindigkeitsimplementationen eines Decodierers mit variabler Länge offenbart. Eine Architektur gründet sich auf den Ruffman-Baum des Stands der Technik. Die zweite Architektur verwendet "Nachschlagetabellen", die in programmierbaren Logikanordnungen implementiert werden. Diese "Nachschlagearchitektur" ähnelt der in der erwähnten EP-A-0426429 beschriebenen Architektur.
In IEEE Transactions on Information Theory, Band 35, Nr. 2, März 1989, Seiten 299-315, IEEE, New York, USA; P. Chou et al.: "Optimal Pruning with Applications to Tree-Structured Source Coding and Modelling" ("Optimales Zurückschneiden mit Anwendungen auf Baumstrukturen bei Quellencodierung und Modellbildung") wird die Anwendung von Baumstrukturen auf Quantisierer offenbart. Die Blatt-Knoten der Quantisierer entsprechen Quantisiererstufen. Das Konzept des Zurückschneidens wird zum Beispiel auf Verzerrungskompensation angewendet. Mit steigenden Verzerrungsniveaus kann der Quantisiererbaum in Echtzeit für verschiedene Verzerrungsniveaus zurückgeschnitten werden. Aus der nachfolgenden Beschreibung der vorliegenden Erfindung wird ersichtlich, daß das Konzept eines k-Knotens (das in dieser Literaturstelle nicht vorkommt) dazu verwendet wird, um die Struktur eines Decodierers mit variabler Länge zu minimieren.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Vorrichtung nach Anspruch 1 bereitgestellt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein VLC-Decodierer nach Anspruch 9 bereitgestellt.
Gemäß den hier offenbarten Prinzipien wird die Decodierungskomplexität reduziert, indem der Baum des Codes mit variabler Länge bis zu seiner k- Knotendarstellung zurückgeschnitten wird, und danach der zurückgeschnittene Baum decodiert wird. Ein k- Knoten ist ein Knoten des Baums, der eine binäre Anzahl von Blättern einer beliebigen Codelänge mit einer bestimmten Anzahl trägt, und der auf seinem Weg zur Wurzel keine k-Knoten aufweist. Die Darstellung des Decodierungsproblems durch den entsprechenden zurückgeschnittenen Baum erleichtert das Aufteilen des Decodierungsproblems in Segmente, die es erlauben, eine geringere Anzahl von ROM-Speicherstellen für die Decodierung des Codes mit variabler Länge zu verwenden. Sogar bei Anwendungen, bei denen statt eines einzigen Nur-Lese-Speichers eine Anzahl von Nur-Lese-Speichern verwendet wird, ergeben die einzelnen Nur-Lese-Speicher zusammen eine wesentlich geringere Anzahl von Worten als bei ROM-Ausführungsformen des Stands der Technik.
Genauer gesagt wird das Decodierungsproblem in Segmente aufgeteilt, indem jeweils einige wenige Bit auf einmal betrachtet werden, wobei mit den höchstwertigen Bit begonnen wird. Jedes Segment gibt entweder einen gültigen Code aus oder informiert das nächste Segment, daß der Decodierungsvorgang noch nicht abgeschlossen ist, und stellt Informationen bereit, die das nächste Segment bei seinen Decodierungsaufgaben unterstützen.
Der hier offenbarte Decodierer kann mit einer Pipelinearchitektur und mit einem einzelnen, den zurückgeschnittenen Baum decodierenden ROM implemen tiert werden.
Bei Anwendern, bei denen der VL-Code für größere Wirksamkeit des Decodierers ausgewählt werden kann, ist es möglich, den gebotenen VL-Code umzustrukturieren, um die Anzahl von k-Knoten und dadurch den zurückgeschnittenen Baum zu minimieren, und gleichzeitig die Größen der ROMs in dem Decodierer zu minimieren.

Kurze Beschreibung der Zeichnungen

FIG. 1 zeigt die Anordnung zum Decodieren eines Codes mit variabler Länge gemäß dem Stand der Technik;
FIG. 2 zeigt die Baumstruktur eines Ruffman- Codes;
FIG. 3 zeigt die Baumstruktur eines Ruffman- Codes mit einer minimierten Anzahl von k-Knoten;
FIG. 4 illustriert die Speicheranordnung von Codes in dem Codeumsetzungsspeicher;
FIG. 5 ist ein Schaltbild eines Decodierers mit variabler Länge gemäß den hier offenbarten Prinzipien;
FIG. 6 zeigt eine andere Realisierung des hier offenbarten Decodierers mit variabler Länge; und
FIG. 7 illustriert eine Version des hier offenbarten Decodierers mit variabler Länge mit einem einzigen ROM.

Ausführliche Beschreibung

Tabelle 1 zeigt eine beispielhafte Darstellung von Signalen b0 bis b15, die in der Reihenfolge ihrer Wahrscheinlichkeit des Auftretens geordnet sind, und einen konkreten Huffman-Code, der für diese Signalwahrscheinlichkeiten entwickelt wurde. Tabelle 1
Die in der Tabelle 1 abgeleiteten Codes entsprechen den Ausführungen von Netravali und Raskell in "Digital Pictures", Netravah und Haskell, Plenum Press, New York, 1989, S. 153ff. Eine Baumdarstellung der in Tabelle 1 entwickelten Codes ist in FIG. 2 abgebildet. Da einige der entwickelten Codes jeweils 6 Bit enthalten, ist gemäß der Ausführungsform von FIG. 1 die Anzahl von Worten in einer ROM-Ausführungsform des den oben definierten Ruffman-Code decodierenden Decodierers 20 gleich 64.
Im Kontext der vorliegenden Offenbarung ist ein k-Knoten ein Knoten eines Baums, der eine binäre Anzahl (eine Anzahl, die einer Zweierpotenz einer ganzen Zahl entspricht) von Blättern einer beliebigen konkreten Codelänge trägt, und der auf seinem Weg zur Wurzel keine anderen Knoten aufweist, die eine binäre Anzahl von Blättern tragen. In dem Baum von FIG. 2 liegen 12 k-Knoten vor, die durch dunkle Kreise markiert sind.
Gemäß den hier offenbarten Prinzipien wird die Decodierung vereinfacht, indem nur der Baum decodiert wird, der sich aus dem Wegschneiden der Zweige ergibt, die über die k-Knoten hinausgehen, wodurch ein Baum übrigbleibt, der nur Blätter von k-Knoten aufweist. Die Vereinfachung wird nachfolgend im Zusammenhang mit dem in Tabelle 1 gezeigten spezifischen Beispiel demonstriert. Wenn das Zurückschneiden des Baums bis auf seine k-Knoten-Blätter die Decodierung vereinfacht, dann folgt, daß sich dadurch ein Nutzen ergibt, daß entweder ein Huffman-Code erzeugt wird, der nur wenige k-Knoten enthält, oder indem ein gegebener Code so umstrukturiert wird, daß die Anzahl von k-Knoten minimiert wird.

Erzeugung eines Codes mit einer minimierten Anzahl von k-Knoten

Die Anzahl von k-Knoten in einem Huffman-Code kann minimiert werden, indem ein Histogramm des gegebenen Huffman-Codes konstruiert wird und das Histogramm ausgewertet wird. In dem Darstellungsbeispiel von Tabelle 1 gibt es:
1 Code der Länge 2 (0001)
2 Codes der Länge 3 (0010)
5 Codes der Länge 4 (0101)
4 Codes der Länge 5 (0100)
4 Codes der Länge 6 (0100)
Da jeder k-Knoten eine binäre Anzahl von Blättern trägt folgt, daß die zum Tragen einer Gruppe von Codes bestimmter Länge benotigte Anzahl von k- Knoten gleich der Anzahl der Einsen in der binären Darstellung der Anzahl von Codes in dieser Gruppe ist, weil jede 1 eine binäre Zahl darstellt. Zur Veranschaulichung gibt es in dem obigen Beispiel vier Codes der Länge 6. Offensichtlich erfordern diese 4 Codes nur einen k-Knoten, weil definitionsgemäß ein k- Knoten eine binäre Anzahl von Blättern (Codes) trägt und 4 eine binäre Zahl ist. Dementsprechend weist die binäre Darstellung von 4 nur eine einzige 1 auf.
Aus den obigen Ausführungen kann leicht festgestellt werden, daß für den Baum von FIG. 2 eine reduzierte Anzahl von k-Knoten abgeleitet werden kann. Tatsächlich beträgt - auf der Grundlage des Histogramms des Codes - die benötigte Mindestanzahl von k-Knoten sechs.
Aus der nachfolgenden Prozedur (die nicht notwendigerweise die einzige funktionierende Prozedur ist) läßt sich sehen, daß es nicht schwer ist, eine Codemenge zu konstruieren, die die sechs k-Knoten ergibt.
Für den einen 2-Bit-Code 00 wählen und 01, 10 und 11 für den Rest übriglassen.
Für die zwei 3-Bit-Codes 01x wählen und 10 und 11 für den Rest übriglassen (X ist ein beliebiger Wert).
Für vier der benötigten fünf 4-Bit-Codes 10xx wählen und 11 für den Rest übriglassen.
Für den fünften 4-Bit-Code 1100 wählen und 1111, 1110 und 1101 für den Rest übriglassen.
Für die vier 5-Bit-Codes 1111xx und 1110x (d.h. 111xx) wählen und 1101 für den Rest übriglassen. Jedes x steht für ein Bit in einem seiner beiden Zustände.
Als letztes für die vier 6-Bit-Codes 1101xx wählen und damit die Codezuweisung vervollständigen.
Der umstrukturierte Huffman-Code ist in FIG. 3 abgebildet und ist in der Spalte 3 der nach folgenden Tabelle 2 gezeigt. Tabelle 2
Es ist leicht zu sehen, daß der Baum von FIG. 3, wenn er bis auf seine k-Knoten zurückgeschnitten wird (d.h. mit unterdrückten gestrichelten Linien), kleiner als der Baum von FIG. 2 ist. Demzufolge ist der ROM, der zum Decodieren dieses Baums erforderlich wäre, ebenfalls kleiner.

Implementierung des Decodierers

Eine speicherreduzierte Implementierung gemäß den hier offenbarten Prinzipien basiert auf einer bitweisen Segmentierung der zurückgeschnittenen k- Knoten-Menge, und falls sie existiert, auf der minimierten k-Knoten-Menge. In dem obigen Beispiel ist die minimierte Menge 00, 01x, 10xx, 1100, 111xx und 1101xx.
Die bitweise Segmentierung unterteilt die Bit am Ausgang des Registers 10 in Gruppen und betrachtet jede Gruppe einzeln. In einer parallelen Implementierung wird jeder Gruppe von Bit separate Segment- Hardware fest zugeordnet, und diese Hardware versucht, den VL-Code zu decodieren. Eine Implementierung der Segment-Hardware umfaßt einen ROM, der auf die aus dem Register 10 angelegten Bit reagiert. Der ROM gibt Worte mit fünf Feldern folgendermaßen aus.
- Feld 1: enthält ein Adreßzeigerpräfix, das auf eine Stelle in einem Codeumsetzungsspeicher zeigt, der die Codes mit fester Länge speichert, die den erkannten VL-Codes entsprechen;
- Feld 2: enthält einen Code, der die Anzahl von zusätzlichen Bit anzeigt, die mit dem Präfix verkettet werden müssen;
- Feld 3: gibt an, wieviele Bit für das nächste Detektionsintervall in das Register 10 hinein geschoben werden sollen;
- Feld 4: enthält einen Bitmerker, der anzeigt, ob tatsächlich ein gültiger Code erkannt wurde; und
- Feld 5: enthält einen Code, der den Zustand des Decodierers anzeigt, wenn kein gültiger Code erkannt wurde.
Im Zusammenhang mit dem Adreßzeigerpräfix in dem ersten Feld zeigt FIG. 4 eine Anordnung für die obige Menge von Huffman-Codes, die Adreßzeigerpräfixe und die Suffixe, die den Adreßzeiger ausmachen und ihre entsprechenden Codes mit fester Länge, so wie sie in dem Codeumsetzungsspeicher gespeichert sind. An der Spitze des Speichers befinden sich die drei Codemengen, die in Gruppen von vier vorkommen: 10xx, 111xx und 1101xx. Danach kommt 01x, die einzige Gruppe, die zwei Codes enthält, und zuletzt kommen die einzelnen Codes und 00. Die Adressenbeziehung und die gespeicherten Codes mit fester Länge sind in Tabelle 3 gezeigt. Tabelle 3
Die Verwendung der Anordnung von Tabelle 3 und die Auswahl der ersten drei Bit des Registers 10 zur Bildung des ersten Segments ermöglicht die Decodierung der Huffman-Codes 00, 01x, 10xx und 111xx. Die entsprechenden Adressen, die für den Codeumsetzungsspeicher (per Tabelle 3) benötigt werden, sind 0000, 001x, 11xx und 10xx. Man erhält diese Adressen wie erforderlich durch Kombinieren der Ausgabe des ersten Felds, d.h. des Adreßzeigerpräfix, mit einer Anzahl von zusätzlichen Bit (dem Adreßzeigersuffix) des Registers 10. Diese Zahl wird in dem zweiten Feld des ROMs angegeben.
Bezüglich des Zustands, in dem sich der Decodierer befindet, wenn kein gültiger Code erkannt wurde, müssen nur die nicht erkennbaren Codes betrachtet werden. In dem obigen Beispiel sind die nicht erkennbaren Codes 1100 und 1101xx. Bei beiden dieser Codes repräsentieren die drei Bit, die in dem ersten Segment betrachtet werden, den Zustand 110. In diesem konkreten Fall müssen nachfolgenden Segmenten deshalb keine besondere Zustandsinformationen mitgeteilt werden. Von einem anderen Standpunkt aus gesehen weiß man, sobald bekannt ist, daß kein gültiger Code erkannt wurde, mit Sicherheit, daß der bis dahin decodierte Teil des VL-Codes 110 ist. Dies stellt keine Information dar, und das vierte Feld weist in diesem Fall dementsprechend null Bit auf.
Tabelle 4 zeigt die Inhalte des ROMs in der Hardware des ersten Segments. Da der ROM des ersten Segments drei Bit verarbeitet, ist zu beachten, daß dieser ROM nur 8 Speicherworte aufweist. Tabelle 4
In Anbetracht der nächsten drei Bit für das zweite Segment und der Tatsache, daß nur die Codes 1100 und 1101xx decodiert werden müssen, wird klar, daß tatsächlich nur ein Bit ausgewertet werden muß. Wenn das erste der nächsten drei Bit eine 0 ist, dann ist der erkannte Code 1100. Andernfalls ist der erkannte Code 1101xx. Dementprechend enthält der Speicher in der Hardware des zweiten Segments (und, in diesem Beispiel, der Hardware des letzten Segments) nur die beiden in Tabelle 5 gezeigten Worte. Nebenbei bemerkt benötigt die Tabelle 5 kein Merkerbit, weil dieses Segment gleichzeitig auch das letzte Segment ist. Tabelle 5
Zu beachten ist, daß die Anzahl von decodierten Bit nicht für alle bitweisen Segmente dieselbe sein muß. Tatsächlich kann in dem obigen Beispiel ruhig behauptet werden, daß das zweite Segment nur ein Bit decodiert. Außerdem kann die Prozedur zur Auswahl der Anzahl von Bit in den verschiedenen bitweisen Segmentierungen in praktischen Problemen heuristisch erfolgen, oder auf Simulation basieren. Schließlich ist zu bemerken, daß für das oben beschriebene Beispiel die Gesamtzahl von in dem hier offenbarten Decodierer benötigten Speicherworten 26 beträgt: 10 in den zu der Codeumsetzungstabelle führenden ROMs und 16 in der Codeumsetzungstabelle. Dies ist eine beträchtliche Verringerung der ursprünglichen, für die Ausführungsform von FIG. 1 erforderlichen 64 Worte.
FIG. 5 zeigt eine Ausführungsform eines Decodierers gemäß den oben beschriebenen Prinzipien. Die abgebildete Ausführungsform ist größer als für das oben verwendete spezifische Darstellungsbeispiel notwendig, weil sie eine verallgemeinerte Darstellung eines Decodierers für ein mit variabler Länge codiertes Signal ist. Die allgemeinere Ausführungsform wird gezeigt, um die Erfindung umfassender darzulegen.
In FIG. 5 reagiert der Nur-Lese-Speicher 100 auf eine ausgewählte Anzahl der höchstwertigen Bit am Ausgang des Registers 10. Wie bereits erwähnt gibt der ROM 100 fünf Felder aus: einen Treffermerker auf der Leitung 101, einen Verschiebeindikator auf dem Bus 102, ein Adreßzeigerpräfix auf dem Bus 103, einen Vorgriffindikator auf dem Bus 104 und einen Zustandsindikator auf dem Bus 105. Der Treffermerker 101 wird an den Kaskaden-Logikblock 110 angelegt, der auf die kumulative Treffermerkerleitung 109 reagiert (tatsächlich liegt die Leitung 109 in dem ersten Segment auf einem festen Logikpegel, da es das erste Segment in einer Kette von Segmenten ist). Der Block 110 entwickelt ein Selektor-Steuersignal auf der Leitung 111, und ein kumulatives Treffermerkersignal auf der Leitung 112. Ein aktives Signal auf der Leitung 112, das einen "Treffer" anzeigt, wird durch eine logische 0 dargestellt. Das Selektor-Steuersignal ist eine UND-Funktion des Signals auf den Leitungen 101 und 109. Das Selektor-Steuersignal wird an den Selektor 130 angelegt. Das kumulative Treffermerkersignal ist eine UND-Funktion des Signals auf der Leitung 109 und der Umkehrung des Signals auf der Leitung 101. Das kumulative Treffermerkersignal (das aktive 0) wird an den Kaskaden-Logikblock 210 der Hardware des nächsten Segments angelegt.
Das Adreßzeigerpräfixsignal und die Vorgriffbit werden an den Kombinierer-Logikblock 120 angelegt, an den auch eine ausgewählte Anzahl von Bit angelegt wird, die über den Bus 106 aus dem Register 10 kommen. Auf der Grundlage des Wertes der Vorgriffbit wird eine Anzahl von Signalen auf dem Bus 106 mit den Adreßzeigerpräfixsignalen auf dem Bus 103 verkettet, um am Ausgang der Kombiniererlogik 120 auf der Leitung 107 einen einzigen Adreßbus zu bilden. Wenn zum Beispiel die drei höchstwertigen Bit des Registers 10 in dem oben beschriebenen Beispiel 101 sind, dienen gemäß der Tabelle 4 drei Bit aus dem ROM 100 als das Zeigerpräfix, und ein Bit wird aus dem Bus 106 addiert. Die Ausgabe des Kombinierers 120 als Reaktion auf diese Eingabe ist 011x. Die Kombiniererlogik 120 ist eine einfache Verknüpfungsschaltung mit einer Anzahl von Gattern.
Die Ausgabe der Kombiniererlogik 120 (Bus 107) wird an den Eingangsanschluß A1 des Selektorblocks 130 angelegt. Der Bus 102 des ROM 100 (das Verschiebeindikatorfeld) wird an den Eingangsanschluß A2 des Selektorblocks 130 angelegt. Der Selektorblock 130 enthält außerdem den Eingangsanschluß B1, der ein Adreßsignal aus einer vorangehenden Stufe (Leitung 131) empfängt, sowie den Eingangsanschluß B2, der ein Verschiebeindikatorsignal aus einer vorangehenden Stufe (Leitung 132) empfängt. Der Selektorblock 130 ist so angeordnet, daß er die Signale der Anschlüsse A1 und A2 ausgibt, wenn das Selektor-Steuersignal "1" ist, und andernfalls die Signale der Anschlüsse B1 und B2 ausgibt. Der Selektorblock 130 umfaßt außerdem eine Mehrzahl miteinander verbundener Gatter.
Schließlich wird der Bus 105, der ein "Zustands"-signal enthält, an den ROM 200 angelegt. Dies schließt die Beschreibung des Segment- Hardwaremoduls ab.
Der ROM 200, der logische Kombinierer 220, der Selektor 230 und der Kaskaden-Logikblock 210 bilden das Hardwaremodul für das zweite Segment zu decodierender Bit. Die Inhalte der ROMs 100 und 200 sind nicht gleich. Davon abgesehen kann die Hardware der beiden Segmente jedoch in Architektur und Struktur identisch sein.
Wie durch die drei Mengen von Punkten angedeutet wird, sind die Segment-Hardwaremodule in der Art einer Kette oder Pipeline miteinander verbunden. Die letzte Segment-Hardware umfaßt den ROM 300, den logischen Kombinierer 320, den Selektor 330 und den Kaskaden-Logikblock 310. Der letztendliche Ausgang befindet sich am Selektor 330, und dieser Ausgang enthält eine Adresse auf dem Bus 331, und einen Verschiebeindikator auf dem Bus 332. Der Bus 332 wird zu der Steuerschaltung 11 zurückgekoppelt, die den Puffer 40 und das Register 10 steuert. Genauer gesagt gibt der Bus 332 die Anzahl der Bit in dem erkannten VL-Code an, und dies ist die Anzahl von neuen Bit, die in das Register 10 eingeführt werden müssen. Die Aufgabe der Steuerschaltung 11 ist es, das Einführen neuer Bit zu bewirken. Der Bus 331 wird an den Nur- Lese-Speicher 400 angelegt, der der oben in Verbindung mit FIG. 4 beschriebene Codeumsetzungsspeicher ist.
Die Anordnung von FIG. 5 legt Signale aus einem Segment an das nächste an. Dennoch ist der VLC- Decodierer von FIG. 5 weder ein serieller Decodierer, noch ein Pipeline-Decodierer. Der Signalfluß durch die Kette von Segment-Hardwaremodulen wird in einem Decodierungs intervall abgeschlossen.
FIG. 5 illustriert natürlich nur die hier offenbarten Prinzipien, und man erhält leicht andere Ausführungsformen, ohne den Schutzbereich der hier offenbarten Prinzipien zu verlassen. Obwohl die Anordnung von FIG. 5 zum Beispiel die Verwendung eines Puffers 40 vor dem Register 10 in Betracht zieht, ist es möglich, Informationen direkt in das Register 10 einzuspeichern, so wie sie ankommen, zu verhindern, daß die Segment-Hardware die Daten betrachtet, während sie verschoben werden und die decodierten Signale auszugeben, sowie sie verfügbar werden. Wenn am Ausgang eine einheitliche Rate erwünscht ist, kann am Ausgang des Decodierers ein Puffer hinzugefügt werden. Eine weitere Variation der Anordnung von FIG. 5 kann "Kollektor-ODER"-Prinzipien einsetzen, um die Hardware zu verringern. Noch eine weitere Variation der (bis hierher beschriebenen) Anordnung von FIG. 5 kann Mittel zur Aufnahme einer Mehrzahl von VL-Codes enthalten, die mit der Anordnung von FIG. 5 decodiert werden könnten. Dies ist leicht dadurch zu realisieren, daß die ROMs in jedem der Segment-Hardwaremodule vergrößert werden, und indem eine zusätzliche Steuerleitung als eine Auswahileitung bereitgestellt wird. Diese Ausbaufähigkeit ist tatsächlich sogar in der Anordnung von FIG. 5 durch die Steuerleitung 300 enthalten. Die durch die Leitung 300 vermittelte VL-Codekennung wird über die in einer Kette von einem Segmentmodul zum nächsten verlaufenden Zustandsinformationen (Bus 105) an alle Segmente verteilt.
FIG. 6 zeigt eine andere Realisierung des hier offenbarten VLC-Decodierers, wobei die Verzögerung in der Schaltung gemessen an der Taktfrequenz größer als notwendig ist. In solchen Fällen ist es möglich, die Schaltung von FIG. 5 leicht in eine echte Pipelinearchitektur umzuwandeln. Das einzige Problem bei der Bildung einer Pipelineanordnung ist die Erforderlichkeit, die Länge des VLC zu identifizieren, der als nächstes decodiert werden soll. Unter Ausnutzung des offenbarten Konzepts der k-Knoten wird eine Verknüpfungsschaltung 410 mit dem Ausgang des Registers 10 verbunden. Diese Schaltung muß nur die Anzahl von Bit betrachten, die der Anzahl von Bit in dem längsten Code eines k-Knotens entspricht. In FIG. 3 besitzen zum Beispiel die k-Knoten 1100 (Symbol b8) und 1101 (Symbole b0, b1, b2, b3) die längsten Codes - 4Bit. Dementsprechend erfordert die Ausführungsform von FIG. 6 des Baums von FIG. 3, daß die Verknüpfungsschaltung 410 nur auf die 4 höchstwertigen Bit des Registers 10 reagiert.
Da es unnötig gemacht wurde, die Verschiebelänge in den Segmentmodulen selbst zu identifizieren, sind in FIG. 6 die Leitungen 102, 132, 232 und 332 weggelassen. Das Pipeline-Verfahren wird erzielt, indem Taktelemente (z.B. Flipflops) zwischen ausgewählte Segmentmodule eingesetzt werden. Der Einfachheit halber sind nur die Flipflops 411-416 gezeigt, es sollte aber beachtet werden, daß eine beliebige Anzahl von Flipflopstufen verwendet werden kann.
Die Anordnung von FIG. 6 kann aufgrund der Tatsache, daß sie getaktet wird, auch als ein endlicher Automat betrachtet werden. Bei Beachtung dieses Sachverhalts ist es möglich, die Anzahl von Bauelementen und der Verbindungen zwischen ihnen zu verringern, indem die verschiedenen ROMs in FIG. 6 zu einer einen einzigen ROM aufweisenden Version des endlichen Automaten des VLC-Decodierers den hier offenbarten Prinzipien nach kombiniert werden. Dies ist in FIG. 7 dargestellt.
In FIG. 7 legt das Register 10 eine vorgewählte Anzahl von höchstwertigen Bit an den ROM 500 an. Wie in FIG. 6 weist der ROM 500 5 Ausgänge auf: einen Vorgriffbitausgang, einen Adreßzeigerausgang, einen Zustandsausgang, einen Verschiebesteuerausgang und einen Treffermerkerausgang. Der Zustandsausgang wird an das Register 510 angelegt, und das Register 510 wird mit dem Taktsignal 520 getaktet. Der Ausgang des Registers 510 wird an die Adreßanschlüsse des ROM 500 angelegt. Der Adreßzeigerausgang des ROM 500 wird an das Register 530 angelegt, und außerdem wird eine Anzahl weiterer Bit aus dem Register 10 an das Register 530 angelegt. Diese Bit werden jedoch über den Selektor 540 an das Register 530 angelegt, der durch die Ausgabe der Vorgriffbit des ROM 500 gesteuert wird. Die Treffermerkerausgabe des ROM 500 erfaßt die an das Register 530 angelegten Informationen. Der Treffermerker wird außerdem an den Steuerblock 550 angelegt, der auch auf den Takt 520 und die Verschiebungssteuerausgabe des ROM 500 reagiert. Der Steuerblock 550 setzt das Register 510 wie erforderlich zurück und steuert das Verschieben von Daten in dem Register 10. Als letztes wird der Ausgang des Registers 530 an den ROM 400 angelegt.
Im Betrieb wird der ROM 500 zuerst durch die Bit in dem Register 10 angesteuert, wobei das Register 510 durch den Steuerblock 550 zurückgesetzt wird. Zu diesem Zeitpunkt entspricht die Ausgabe des Registers 500 der Ausgabe des ROM 100 in FIG. 5. Die Zustandsinformationen werden zu diesem Zeitpunkt in dem Register 510 erfaßt und an den ROM 500 angelegt. Wenn der Treffermerker einen "Treffer" anzeigt, d.h., daß ein VL-Code erkannt wurde, erfaßt das Register 530 den Adreßzeiger und das benötigte Suffix aus dem Selektor 540 und legt die erfaßten Informationen an den ROM 400 an. Zu diesem Zeitpunkt schiebt die Steuerung 550 unter der Steuerung der Verschiebesteuerausgabe des ROM 500 die korrekte Anzahl neuer Bit in das Register 10 hinein. Wenn keine Anzeige eines "Treffers" vorliegt, schiebt der Steuerblock 550 eine andere Anzahl von Bit in das Register 10 hinein (da der Treffermerker nicht aktiv ist), und der ROM 500 reagiert nun auf neue Eingabebit aus dem Register 10 und auf die durch das Register 510 bereitgestellten Zustandsinformationen. Zu diesem Zeitpunkt entspricht der Zustand des Systems den an dem ROM 200 in der Ausführungsform von FIG. 5 vorliegenden Signalen. Die Struktur von FIG. 7 geht auf diese Weise schrittweise weiter durch die verschiedenen Segmentmodule in der Ausführungsform von FIG. 5 und ergibt schließlich eine letztendliche Ausgabe in einer Anzahl von Taktimpulsen, die höchstens gleich der Anzahl von Segmentmodulen ist.
Das oben beschriebene illustrative VL-Codebeispiel behandelt einen minimierten VL-Code, der bei den gegebenen Signalwahrscheinlichkeiten im Vergleich mit der Anzahl von eingesetzten Bit höchst effizient ist. Das Ergebnis sind, wie in FIG. 3 zu sehen ist, 6 k- Knoten. Da hier offenbart wurde, daß das Verringern der Anzahl von k-Knoten den Decodierer vereinfacht, sollte vielleicht erwähnt werden, daß mit einigen Kompromissen der Baum von FIG. 3 weniger k-Knoten aufweisen kann. Wenn zum Beispiel ein Symbol b15' dem Symbol. b15 zugeordnet ist, können die Knoten, die den Knoten 00 und den Knoten 01 repräsentieren, zu einem einzigen k- Knoten vereinigt werden, der dem Knoten 0 entspricht. Natürlich müßten die Symbole b15 und b15' danach dann die VL-Codes 001 und 000 tragen. Dies entspricht einem Verlust von Übertragungseffizienz, da das Senden von 000 statt 00 ein zusätzliches Bit in Anspruch nimmt. Es gibt jedoch praktische Situationen, bei denen diese reduzierte Effizienz die Vereinfachung in dem Decodierer wert ist.
Die oben offenbarten illustrativen Beispiele enthalten einen separaten ROM 400. Es sollte jedoch beachtet werden, daß der ROM 400 in jedem der Segmentmodule untergebracht werden kann. Außerdem kann in den Fällen, bei denen die in einem Segmentmodul identifizierten Codes eine gewünschte Beziehung aufweisen, der Teil des Segmentmoduls mit dem Speicher dann in den vorangehenden ROM hinein gefaltet werden. In der Tabelle 3 identifiziert zum Beispiel die Eingabe 11xx die Symbole b9, b10, b11 und b12. Wenn diese Symbole zufällig in der Form Axx ausdrückbar sind, wobei A eine bestimmte Ziffemfolge ist, dann könnte der ROM 100 die nötigen Informationen enthalten, und es würde kein zusätzlicher ROM-Speicher benötigt, der einem Teil des ROMs 400 entspricht.

Claims

1. Vorrichtung zum Decodieren eines Stroms von Signalen, die mit einem gegebenen Code variabler Länge (VLC) codiert sind, mit folgendem:

einem ersten Mittel (10) zum Abgeben einer Anzahl von Bit des besagten Stroms von Signalen, wobei diese Anzahl mindestens gleich der Anzahl von Bit in dem längsten Code des besagten VLC ist;

einer Mehrzahl von Verarbeitungsblöcken (100, 120, 110, 130), die in einer Kette zusammengeschaltet sind, so daß außer dem letzten Verarbeitungsblock in der Kette jeder Verarbeitungsblock in der Kette einen nächsten Verarbeitungsblock in der Kette mit Informationen speist, und die weiterhin so zusammengeschaltet sind, daß jeder Verarbeitungsblock auf eine andere Gruppe benachbarter Bit reagiert, die durch das erste Mittel abgegeben werden, und als Reaktion auf empfangene Informationen aus dem vorangehenden Block und der Gruppe benachbarter Bit eine Untermenge des besagten VLC identifiziert,

dadurch gekennzeichnet, daß

jeder der Verarbeitungsblöcke einen Teil eines Baums decodiert, der bis zu seinen k-Knoten zurückgeschnitten ist, wobei ein k-Knoten ein Knoten des Baums ist, der eine binäre Anzahl von Blättern einer beliebigen konkreten Codelängenzahl trägt, und der auf seinem Weg zur Wurzel keine k-Knoten aufweist.

2. Vorrichtung nach Anspruch 1, wobei jeder Verarbeitungsblock einen Nur-Lese-Speicher umfaßt, der auf mindestens eine Untermenge der Gruppe benachbarter Bit reagiert.

3. Vorrichtung nach Anspruch 1, wobei die aus jedem Verarbeitungsblock in der Kette zu dem nächsten Verarbeitungsblock in der Kette übermittelten Informationen eine Anzeige dafür sind, ob ein VLC-Code identifiziert worden ist.

4. Vorrichtung nach Anspruch 3, wobei die aus mindestens einem Verarbeitungsblock in der Kette zu dem nächsten Verarbeitungsblock in der Kette übermittelten Informationen Zustandsinformationen umfassen.

5. Vorrichtung nach Anspruch 3, wobei die aus jedem Verarbeitungsblock in der Kette zu dem nächsten Verarbeitungsblock in der Kette übermittelten Informationen ein VLC-Kennungssignal umfassen.

6. Vorrichtung nach Anspruch 1, wobei die besagte Mehrzahl von Verarbeitungsblöcken eine eindeutige Adresse für jeden decodierten VLC entwickelt und weiterhin ein Speichermittel (400) umfaßt, das auf die entwickelte eindeutige Adresse reagiert, um die Adresse in einen Code mit fester Länge umzuwandeln.

7. Vorrichtung nach Anspruch 1, mit folgendem:

einem Verknüpfungsmittel (410), das auf das erste Mittel reagiert, um die Länge eines derzeit zu decodierenden Codes des VLC zu bestimmen; und

getakteten Speichermitteln, die zwischen ausgewählte Verarbeitungsbiöcke geschaltet sind.

8. Vorrichtung nach Anspruch 7, wobei das verknüpfende Mittel die in der Baumdarstellung des VLC gefundenen k-Knoten ausnutzt.

9. VLC-Decodierer mit einem Eingangsregister (10) zum Speichern eines Teils eines Stroms von Eingangssignalen und einem Decodiererblock (400, 500, 510, 520, 530, 540, 550), der auf die Register- Ausgangssignale reagiert, wobei dieser Decodiererblock einen ROM (500) enthält, dadurch gekennzeichnet, daß der ROM Informationen enthält, die einen Baum decodieren, der bis zu seinen k-Knoten zurückgeschnitten ist, wobei ein k-Knoten ein Knoten des Baums ist, der eine binäre Anzahl von Blättern einer beliebigen konkreten Codelängenzahl trägt, und der auf seinem Weg zur Wurzel keine k-Knoten aufweist.

10. Decodierer nach Anspruch 9, wobei der Decodiererblock folgendes umfaßt:

ein Zustandsregister (510), das auf einen ersten Teil der Ausgabe des ROM reagiert, wobei dieses Register mit einem Taktsignal getaktet wird und seine getaktete Ausgabe an Adreßeingänge des ROM liefert, wodurch der Decodiererblock zu einem endlichen Automaten wird; und

ein Mittel zum Verketten (530) des zweiten Teils der Ausgabe des ROM mit Ausgangssignalen des Eingangsregisters, um ein Ausgangssignal des Decodierers zu bilden.

11. Decodierer nach Anspruch 10, mit einem Mittel (540) zum Auswählen der Anzahl von Ausgangssignalen des Eingangsregisters, die in dem Mittel zum Verketten unter der Steuerung eines vierten Teils der Ausgabe des ROM verkettet werden.

12. Decodierer nach Anspruch 10, mit einem Trefferhinweis am Ausgang des ROM, der die Informationen erfaßt, die in dem Mittel zum Verketten verkettet werden.

13. Decodierer nach Anspruch 12, mit einem ROM (400), der auf das Mittel zum Verketten reagiert.

14. Decodierer nach Anspruch 10, mit einer Steuerschaitung (550), die als Reaktion auf einen fünften Teil der ROM-Ausgabe Daten in das Eingangsregister schiebt.