DE3855367T2

DE3855367T2 - Einheit zur wirkungsvollen stapeln von daten in einem puffer

Info

Publication number: DE3855367T2
Application number: DE3855367T
Authority: DE
Inventors: Nicola Fedele
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1988-01-28
Filing date: 1988-12-15
Publication date: 1997-01-23
Anticipated expiration: 2008-12-16
Also published as: EP0397686B1; JP3051418B2; WO1989007372A1; US4914675A; EP0397686A1; DE3855367D1; JPH04501789A; SG52298A1; EP0397686A4

Description

Die Erfindung bezieht sich auf eine Einrichtung zum Füllen eines Pufferspeichers mit Daten und insbesondere auf eine solche Einrichtung, wie sie in einem Datenkommunikationssystem verwendet wird.
Von Interesse ist die anhängige Anmeldung, Serial No. 130 379, angemeldet am 08. Dezember 1987, mit dem Titel "Modified Statistical Coding of Digital Signals" im Namen von N. J.. Fedele und angemeldet auf den Inhaber der vorliegenden Erfindung, sowie die US-Patente 4 691 233 und 4 700 226, beide auf den Namen von A. A. Acompora, und das US-Patent Nr. 4 706 260 mit dem Titel "DPCM System with Rate-of- Fill Control of Buffer Occupancy" auf den Namen von Fedele et al.
Das Dokument D1 (EP-A-98153 - FUJITSU LIMITED) beschreibt eine Einrichtung zum Umwandeln sequentiell auftretender, eine variable Länge aufweisender Codewörter in einem Eingangssignal in Codewörte mit fester Bit-Länge N und zum Speichern der Wörter mit fester Bit-Länge in einem Speicher zur nachfolgenden Übertragung über einen Kanal, wobei die Speichereinrichtung mehrere Datenspeicherplätze mit jeweils N-Bit Speicherkapazität aufweist.
Die in D1 beschriebene Einrichtung enthält ferner eine Rotationsschaltung zur Aufnahme des Eingangssignals und, ansprechend auf ein Steuersignal, zum Verschieben der Informationsbits des empfangenen Eingangssignals in mindestens N paralle Stellen entsprechend den akkumulierten empfangenen Codewort-Bits einer Serie von Codewörtern; ein auf das Steuersignal ansprechendes Register zum parallen Speichern von höchstens N verschobenen Bits der Serie von Codewörtern in der Reihenfolge des Empfangs durch die Verschiebeeinrichtung, eine auf das Steuersignal ansprechende Einrichtung zum parallelen Speichern der verschobenen Bits, die über N in der Reihe von Codewörtern hinausgehen und zum Bewegen der gespeicherten Bits, die über N hinausgehen, in der ordinalen Position des Auftretens und zum Ausgeben der N-Bits sowie eine Steuersignalerzeugungseinrichtung zum Erzeugen des Steuersignais als Reaktion auf den Empfang eines jeden Codeworts.
In Datenübertragungssystemen mit begrenzter Bandbreite wird weithin von der Differenz-Pulscode-Modulation (DPCM) zur Datenkompression Gebrauch gemacht. Das DPCM-System wird oft bei der Übertragung von Femsehbildern eingesetzt, insbesondere für Telekonferenzanwendungen, die Satellitenübertragungssysteme oder andere Übertragungsmedien mit relativ schmalen Bandbreiten verwenden. Obwohl die vorliegende Erfindung insbesondere für ein DPCM-System geeignet ist, kann sie mit irgendeinem Datenübertragungssystem verwendet werden, für das ein maximaler Übertragungswirkungsgrad sowie Kosteneffektivität der Hardware wünschenswert ist.
In einem DPCM-System enthält typischerweise ein Sender einen Analog/Digitalumsetzer zum feinen Quantisieren einer Quelle von analogen Fernsehinformationssignalen. Das fein quantisierte Signal wird an einen Subtrahierer angelegt, der vorhergesagte verzögerte Bildinformationssignale abzieht, die entweder zeitliche oder räumliche Filtertechniken anwenden. Das subtrahierte Signal wird grob quantisiert, um zahlreiche Luminanz-Signalwerte eines Fernsehbildes beispielsweise in relativ wenige Signalwerte umzusetzen. Für eine Fernsehübertragung kann beispielsweise ein Grobquantisierer 32 Ausgangswerte aufweisen verglichen mit 256 Werten für das fein quantisierte Signal.
Im Interesse des Übertragungswirkungsgrades tendiert diese Art von System dazu, redundante Bildinformation (d.h. Information, die sich in zeitlichen Systemen nicht von einem Vollbild (picture frame) zum anderen oder in räumlichen Systemen nicht von Zeile zu Zeile ändert) mit Null-Lauflängencodes zu codieren. Die sich nicht ändernden Bildteile, die Nicht-Nullwerte erzeugen, werden gewöhnlich zuerst mit Amplitudencodes codiert. Typischerweise ordnet ein in diesen Systemen verwendeter statistischer Codierer den verschiedenen Lauflängen- und Amplitudenwerte des grob quantisierten Signals Codewörter mit variabler Länge zu. Die Codewörter mit kurzer Lauflänge werden den Signaiwerten zugeteilt, die häufiger auftreten, und die Codewörter mit größerer Länge werden den Signaiwerten zugeteilt, die weniger häufig auftreten.
Statistische Codiersysteme, die Huffman- oder einige andere Anordnungen verwenden, zum Beispiel wie in der vorgenannten anhängigen Anmeldung, Serial Nr. 130 379, beschrieben, erzeugen Codewörter mit variabler Länge. Codierer mit variabler Länge für solche Codes sind unter anderem beispielsweise beschrieben in den vorgenannten Patenten auf den Namen von Acampora sowie in den US-Patenten Nr. 4 093 962 auf den Namen von Ishiguro; 4 569 058 auf den Namen von Grallert; 4 302 775 auf den Namen von Widergren et al und 4 488 175 auf den Namen von Netravali.
Normalerweise werden bei diesen Systemen die Codewörter mit variabler Länge an einen Geschwindigkeitspuffer (rate buffer) angelegt, typischerweise an ein Firstin/First-out-(oder FIFO)Puffer, der einen relativ großen Speicher aufweist, der einen Ausgang mit einer festen Datenrate zur Übertragung über einen Kanal liefert. Der Speicher wird normalerweise ausreichend groß ausgelegt, so daß beim Einfüllen der Codewörter mit variabler Länge in den Speicher die konstante Datenrate an seinem Ausgang weder den Puffer leeren wird noch den Puffer zu überfüllen gestattet. Es sind jedoch Systeme verfügbar, um eine noch genauere Süeuerung des Füllzustandes des Puffers vorzusehen. Solch ein Steuersystem ist beispielsweise beschrieben in den vorgenannten Acampora-Patenten sowie in dem Ishiguro- Patent 4 093 962.
Geschwindigkeitspuffer verwenden einen Speicher mit mehreren N-Bit breiten Plätzen mit fester Breite. Die Codewörter mit variabler Länge werden jeweils parallel in einen separaten Speicherplatz getaktet. Daher wird ein einen häufiger auftreten Signalwert darstellendes Codewort (das eine Länge von beispielsweise etwa zwei bis fünf Bits aufweisen kann) einen Speicherplatz im Puffer belegen, der N-Bit- Stellen (z.B. zwanzig Bits) speichern kann. Jedes Codewort wird in einem separaten Taktzyklus in einen separaten Speicherplatz getaktet. Das nächste Codewort, das 13 Bits lang sein kanä, wird somit auf den nächsten Platz getaktet. Da die Codewörter einem vorgegebenen Platz zugeordnet werden auf der Grundlage der Auftrittsreihenfolge und nicht der Länge, müssen die Speicherplätze notwendigerweise die Kapazität für die maximale Wortlänge aufweisen. Die Wörter werden parallel an den Puffer angelegt und werden deshalb jedes in einem vorgegebenen einzelnen Taktimpuls getaktet. Typischerweise können Geschwindigkeitspuffer an ihrem Ausgang einen Parallel/Serienwandler zum Umwandeln der parallelen Bits in einen seriellen Bitstrom für die Übertragung über einen Kanal enthalten. Der Gebrauch von überschüssiger Kapazität in dem Geschwindigkeitspuffer zur Unterbringung potentieller Codewörter mit einer maximalen Länge, ungeachtet dessen, ob tatsächlich solche Codewörter mit maximaler Länge statistisch weniger häufig auftreten als die Codewörter mit kürzerer Länge, stellt eine notwendige Hardwarebedingung für ein solches System dar.
In einigen Fällen wird zum effizienteren Packen des Geschwindigkeitspuffers ein Parallel/Serienwandler vor dem Geschwindigkeitspuffer verwendet, um einen seriellen Bitstrom zum Füllen des Puffers zu erzeugen. Solch ein System ist beispielsweise in dem auf Limb erteilten US-Patent 3 761 613 beschrieben. Ein Problem bei dieser Art von System besteht jedoch darin, daß man jedes Bit eines codierten Codeworts mit einem separaten Taktimpuls in den Pufferspeicher eintakten muß. Jedes Bit separat in den Speicher einzutakten, ist zeitlich ineffizient. Wenn beispielsweise ein Codewort mit 15 Bitstellen in den Speicher einzugeben ist, werden 15 separate Taktimpulse benötigt. Obwohl der Speicher eine größere Packungsdichte aufweisen mag, ist diese Art von System langsam und für gegenwärtige Übertragungssysteme für Femseh-Telekonferenzen nicht lebensfähig. Je größer die Bewegungsintensität in dem Bild ist, desto langsamer wird die Information eingegeben, was schließlich den Übertragungsvorgang mit fester Geschwindigkeit hindern könnte.
Wo Codewörter mit variabler Länge parallel in den Pufferspeicher eingegeben werden, wird Pufferspeicherplatz verschwendet und zum Unterbringen der gelegentlich langen Codewörter werden viel größere Speicher erfordert als für die zu speichernde Datenmenge nötig wäre. Mit zunehmenden Datenraten muß der Pufferspeicher in gleicher Weise eine zunehmende Kapazität annehmen, um die viel größere Füllrate des Pufferspeichers anzupassen. Das zusätzliche Vorsehen von mehr Speicher fügt dem System jedoch mehr Komplexität zu, was die Systemkosten erhöht. Bekanntlich ist es für den inversen Decodiervorgang erforderlich, daß der Empfänger den Speicher des Senders dupliziert. Daher wird alle auf der Senderseite im Namen einer erhöhten Speicherkapazität hinzugefü$te Hardware notwendigerweise auch dem Empfänger hinzugefügt werden, was die Kosten der Systemhardware weiter erhöht.
Gemäß der vorliegenden Erfindung ist eine Einrichtung vorgesehen, wie sie im Anspruch 1 beansprucht ist.
In den Zeichnungen zeigen:
Figur 1 ein Blockschaltbild eines Teils eines DPCM- Kommunikationssystems, das eine Ausführungsform der vorliegenden Erfindung enthält;
Figur 2 ein detailliertes Blockschaltbild des Datengruppierungssystems entsprechend einer Ausführungsform der vorliegenden Erfindung, das für das in Figur 1 gezeigte DPCM-Kommunikationssystem nützlich ist;
Figur 3 ein Blockschaltbild für die Steuerung von Figur 2;
Figur 4 ein schematisches Blockschaltbild der Schalter und bestimmter Verriegelungsschalter von Figur 2;
Figur 5 ein Blockschaltbild, das in größerem Detail den Geschwindigkeitspuffer von Figur 1 zeigt;
Figur 6 ein Zeitdiagramm, das zur Erläuterung der Prinzipien der vorliegenden Erfindung nützlich ist und
Figur 7 ein Zustandsdiagramm, das die Erzeugung der N-Bit Dat engruppen veranschaulicht.
In Figur 1 enthält das System 10 einen Sender 12, der über einen seriellen Kanal 16 auf einen Empfänger 14 überträgt. Nur soviel ist vom Sender 12 und vom Empfänger 14 gezeigt, wie für das Verständnis der vorliegenden Erfindung nötig ist. Das vorliegende Ausführungsbeispiel ist beispielhaft anhand eines DPCM-Übertragungssystems beschrieben. Es sollte darüber Klarheit bestehen, daß die vorliegende Erfindung mit jeglicher Art von Datenübertragungssystem benutzt werden kann, bei dem Codewörter mit variabler Länge erzeugt werden.
Der Sender 12 enthält einen Codierer 18 variabler Länge, der auf der Leitung 20 Codewörter mit variabler Länge mit einer maximalen Länge K und auf der Leitung 22 ein Codewort-Längensignal erzeugt. Die Codewörter mit variabler Länge auf der Leitung 20 weisen jedes eine gegebene Länge (Anzahl von Bits) auf, die beliebig bis zu einem Maximum von K variieren kann. In diesem Ausführungsbeispiel wird K mit einem Wert von 18 angenommen. Das Signal auf der Leitung 22 kann eine Länge L aufweisen, die in diesem Beispiel mit fünf Bits angenommen ist, und die die Bitlänge eines entsprechenden Codeworts auf der Leitung 20 repräsentiert. Der E-Takt ist ein auf der Leitung 24 übertragenes Taktsignal mit einer Serie von Impulsen, die jeweils ein Pixel oder Codewort auf der Leitung 20 darstellen.
Der Codierer 18 kann konventionell ausgelegt sein, wobei solche Codierer in den zuvor erwähnten Patenten im obigen einleitenden Teil beschrieben sind. Vorzugsweise kann der Codierer 18 von einer Konstruktion sein, wie sie in der zuvor erwähnten anhängigen Patentanmeldung auf den Namen von Fedele mit dem Titel "Modified Statistical Coding for Digital Signals" beschrieben ist. Von Bedeutung ist jedoch für den Codierer 18 im Hinblick auf die vorliegende Erfindung, daß ein erstes Signal auf der Leitung 20 eine maximale Codewort-Länge von K Bits aufweist, daß ein zweites Signal mit einer Länge L Bits auf der Leitung 22 die Anzahl Bits in dem entsprechenden Codewort auf der Leitung 20 repräsentiert und daß ein Taktsignal das Auftreten jedes Codeworts darstellt. Das Hardwaredesign zur Erzeugung der oben angegebenen Arten von Datensignalen auf den Leitungen 20, 22 und 24 liegt im Rahmen fachmännischen Könnens auf dem Gebiet der Codierertechnik. Beispielsweise kann der Codierer eine erste ROM Suchtabelle für die Codewörter und eine zweite ROM Suchtabelle mit den Codewort-Längen solcher Codewörter enthalten. Auf die entsprechenden Codewort- und Längendaten wird mittels einer gegebenen Adresse zugegriffen.
Die Signale auf den Leitungen 20, 22 und 24 werden an ein Datengruppiersystem 25 angelegt, das in größerem Detail in Figur 2 beschrieben wird. Das System 25 bildet gemäß der vörliegenden Erfindung aus der Information auf den Leitern 20, 22 und 24 N-Bit Datengruppen auf der Ausgangsleitung 26. Die Gruppen von Daten auf der Leitung 26 weisen stets eine feste Länge von N-Bits auf. Ein Taktimpuls F auf der Leitung 28 repräsentiert die Erzeugung einer Gruppe von N-Bits auf der Leitung 26 und taktet jede N-Bit Datengruppe in den Geschwindigkeitspuffer (rate buffer) 30. Der Geschwindigkeitspuffer 30 hat einen üblichen Aufbau, der manchmal als First-in/First-out (oder FIFO) basiertes Speichersystem bezeichnet wird und das in Figur 5 zur Erläuterung der Bedeutung des Datengruppiersystemes 25 veranschaulicht ist. Wie gezeigt werden wird, weist der Geschwindigkeitspuffer 30 eine Vielzahl von Datenspeicherplätzen auf, typischerweise beispielsweise 16K Worte (oder 40K Bytes Kapazität) für ein 384K Bit/Sekunde Übertragungssystem. Bei diesem Beispiel enthält jeder Platz N Fächer zum Speichern von N Datenbits. N repräsentiert in diesem Fall 20 Datenbits. Für andere Ausführungsformen kann jedoch die Anzahl von Bits auf der Leitung 26 in einer Gruppe von Datenbits sowie die Bit-Länge für einen gegebenen Speicherplatz im Puffer 30 im Rahmen der jeweiligen Ausführung von 20 abweichen.
Jede Gruppe von N Bits wird sequentiell in bekannter Weise mittels eine F-Taktimpulses auf der Leitung 28 in einen unterschiedlichen Platz im Puffer 30 eingegeben. Der Geschwindigkeitspuffer enthält in der Nähe seines Ausgangs einen Parallel/Serienwandler, welcher Wandler die an jedem der Plätze gespeicherten parallelen Bits in einen seriellen Strom zur Übertragung über den Kanal 16 umsetzt. Die seriell übertragenen Bits werden von dem Geschwindigkeitspuffer 32 im Empfänger erhalten, und die codierten Signale werden vom Decodierer 34 als Teil des Empfängers 14 decodiert. Der inverse DPCM-vorgang wird mittels anderer nicht im Empfänger 14 dargestellter Einrichtungen durchgeführt.
Man wird erkennen, daß das System 25 der vorliegenden Erfindung Codewörter variabler Länge nimmt und die Codewörter variabler Länge jeweils in Echtzeit in Gruppen mit fester Datenlänge von N Bits anordnet, wobei diese Anord nung basierend auf der Auftrittsreihenfolge der Codewörter variabler Länge erfolgt. Jede solche Gruppe von N Bits wird an einem unterschiedlichen Platz des Puffers 30 gespeichert, um diesen Platz vollständig bis auf seine Kapazität zu füllen. Jeder Platz im Puffer 30 wird nachfolgend mit der genauen Anzahl von Bits gefüllt, die zum Auffüllen des Platzes notwendig sind. Somit wird der Geschwindigkeitspuffer effizient ausgenutzt, so daß seine Daten enthaltenden Speicherplätze bis zu einem Maximum aufgefüllt sind, während man die korrekte Datenplazierung innerhalb des übertragenen Datenstroms aufrechterhält Dies sorgt für eine effiziente Speicherausnutzung und ist kosteneffektiv, was die Hardware für eine gegebene Datenrate angeht.
In Figur 2 enthält das System 25 einen Datenschieber 200. Der Schieber 200 verschiebt Eingangssignale auf der Eingangsleitung 20 vom Codierer 18 variabler Länge (Figur 1) um maximal N-1 Positionen, wobei, wie man sich erinnern wird, N die Anzahl von Bits in jeder vom System 25 zu erzeugenden Gruppe darstellt. Die Leitung 20 liefert jedoch, wie oben erwähnt, K Bits parallel an den Schieber 200, wobei K in diesem Beispiel 18 beträgt. Der Schieber 200 verschiebt die ankommenden, auf K Eingangsleitungen parallel empfangenen Bits für jedes Codewort um einen derartigen Betrag, daß mindestens N Ausgangsleitungen des Schiebers 200 auf der Leitung 202 schließlich Bits parallel empfangen von den sequentiell auf der Leitung 20 auftretenden Codewörtern. Sollten die kumulativ aufeinanderfolgenden Codewörter auf der Leitung 20, die mindestens N Bits ent halten&sub1; Bitstellen NE über N hinaus enthalten, kann der Überschuß bis zu K-1 Bits sein. Wie es statistisch häufig vorkommt, werden solche NE Überschußbits so verschoben, daß sie auf der Ausgangsleitung 204 erscheinen. Statistisch können bis zu K-1 Bits auf der Leitung 204 als NE Bits erscheinen. Der Grund für K-1 Bits auf der Leitung 214 liegt darin, daß, wenn 19 Bits (N-1) auf parallele Leitungen der Leitung 202 verschoben werden und das nächste auftretende Codewort K Bits (18) aufweist, dann das 2oste Bit (eins von den K Bits) auf der Leitung 202 prozessiert wird und die übrigen Bits der NE-Gruppe (K-1) auf jeder der parallelen Leitungen der Leitung 204 prozessiert werden.
Wenn beispielsweise ein 7-Bit Codewort X&sub1; anfänglich vom Schieber 200 empfangen wird, erscheinen die Bits dieses Codeworts jeweils an einem unterschiedlichen Ausgang 1-7 des Schiebers 200 in der ordinalen Position des Auftritts beginnend mit der Position 1. Wenn das nächste Codewort X&sub2; 12 Bits lang ist, wird es um sieben Plätze verschoben, so daß seine Bitstellen auf den Ausgängen 8-19 auftreten. Wenn das nächste Codewort X&sub3; drei Bits lang ist, wird es um 19 Plätze verschoben, so daß es an den Ausgängen N bis N +2 (20-22) erscheint. Somit werden N Bits (20) an die Leitung 202 angelegt und die über N hinausgehenden zwei Bits NE werden an die Leitung 204 angelegt. Beim Empfang des nächsten Codewortes X&sub4; verschiebt der Schieber 200 um so viele Plätze von der unverschobenen Nullposition, wie durch die Anzahl von N überschreitenden Bits NE angegeben wird oder um zwei Plätze. Angenommen, das Wort X&sub4; hat vier Bitstellen. Diese Bits werden zu den Schieberausgängen 3-7 verschoben, wobei die Positionen 1 bis 2 aus den erläuterten Gründen übergangen werden. Nimmt man für das nächste Codewort X&sub5; an, daß es fünf Bitstellen aufweist, werden diese fünf Bits um sieben Stellen verschoben, so daß sie an den Ausgängen 8-12 erscheinen und so weiter. Jedes Mal, wenn N + NE Bits verschoben werden, verschiebt der Schieber das nächste auftretende Codewort um NE Stellen von der Null-Schiebeposition, das heißt, um NE Stellen von der Anfangsposition des Schiebers. Es sollte verstanden werden, daß der hier benutzte Begriff "Leitung" Leitungen mit mehrfachen Leitern einschließen soll, um Signale in bekannter Weise parallel übertragen zu können. Der Schieber 200 verschiebt das Eingangssignal von der Leitung 20 auf diese Ausgangsleitungen auf den Leitungen 202 und 204 nach Maßgabe eines auf der Leitung AN&sub1; vom Zuordner (Translator) 208 empfangenen Steuersignals.
Es sollte verstanden werden, daß der Schieber 200 die empfangenen Datenbits nicht speichert sondern lediglich dazu dient, die Positionen der empfangenen Bitstellen zu verschieben, um die Bits auf verschiedene Ausgangsplätze (Slots) zu leiten. Es ist möglich für den Schieber 200, die Position der ankommenden Codewörter um bis zu N-1 Verschiebungen oder in diesem Beispiel um 19 Stellen zu verschieben.
Die Steuerung 206 erzeugt das Steuersignal, das an den Umsetzer 208 angelegt wird. Der Umsetzer 208 seinerseits erzeugt die Steuersignale des Schiebers, die auf der Leitung AN&sub1; erzeugt werden, die den Schieber 200 in der oben beschriebenen Weise auf den Empfang jedes Codewortes in der Folge hin zur Verschiebung veranlassen.
Figur 3 zeigt die Steuerung 206 in größerem Detail. In Figur 3 empfängt die Steuerung 206 die Codewort-Längensignale auf der Leitung 22, wobei jedes Signal dieselbe L- Bitlänge aufweist. Die Codewörter auf der Leitung 22 zeigen die Länge jedes Wortes (Anzahl von Bits) an. In diesem Beispiel beträgt L fünf Bits. Das L Bit aufweisende Codewort- Längensignal wird an den Addierer 308 angelegt, der dem auf der Leitung 22 empfangenen Codewort-Längensignal ein subtrahiertes Codewort-Signal auf der Leitung 310 hinzufügt. Die kumulative Länge des subtrahierten Codeworts auf der Leitung 210 wird im Addierer 308 zu der Codewort-Länge auf der Leitung 22 hinzuaddiert. Bei jedem Codierer-Taktimpuls E auf der Leitung 24 werden die addierten Signale in das Register 312 getaktet, wobei jeder E-Taktimpuls ein Codewort darstellt.
Beim Ausgang des Registers 312 handelt es sich um L Bitstellen lange Wörter, die die kumulativen Längenwerte oder Anzahl von Bits in den Codewörtern auf den Leitungen 22 und der Bits auf der Leitung 310 darstellen. Der Ausgang des Registers 312 wird an die Leitung 314, den Vergleicher 316 sowie den Subtrahierer 318 angelegt. Ein zweiter Eingang des Vergleichers 316 erfolgt über die Leitung 320, die ein Signal von einer Quelle mit einem N Bits repräsentie renden Wert erhält. Der Vergleicher 316 vergleicht die gesamte Länge der Bitwerte des Signals auf der Leitung 314 mit der festen Anzahl von Bits N auf der Leitung 320.
Wenn die Anzahl der von dem Signal L auf der Lei tung 314 dargestellten Bits N Bits beträgt oder größer ist, dann ist der Ausgang des Vergleichers 316 auf einem oberen logischen Zustand, d.h. eine eins. Dies erzeugt ein Signal, das später als F-Takt auf der Leitung 322 bezeichnet wird. Der F-Takt wird an den Puffer 30 (Figur 1) über die Leitung 28 und im Verzögerungsglied 207 um einen halben Zyklus verzögert an die Verriegelungsschaltung (latch) 224, vgl. Figur 2, angelegt. Das F-Taktsignal wird direkt ohne Verzögerung an die ROM-Zuordner (Translator) 208, 211 und 212 angelegt. Der einer logischen eins entsprechende Pegel des FTaktsignals bedeutet, daß eine Gruppe von mindestens N Bitstellen empfangen worden ist. Dies ist von Bedeutung, wie es noch erläutert werden wird. Ist die Anzahl von Bits am Ausgang des Registers 312 auf der Leitung 314, vgl. Figur 31 kleiner als N, d.h. von 0 bis 19 Bits bei dieser Ausführungsform, dann befindet sich der Ausgang des Vergleichers 316 auf der Leitung 322 im Zustand einer logischen Null.
Das F-Taktsignal auf der Leitung 322 wird weiterhin als ein Eingang an den Multiplexer MUX 324 angelegt. Der MUX 324 legt in Abhängigkeit vom logischen Pegel des Signals auf der Leitung 322 entweder eine Null an seine Ausgangsleitung 326 für den Fall einer logischen Null auf der Leitung 322 an oder ein Signal mit einem numerischen Wert N für eine logische Eins. Es soll angenommen werden, daß das erste an die Leitung 22 angelegte Codewort X&sub1; sieben Bits aufweist und kein früheres Wort empfangen wurde; dann ist der Ausgang des Registers 312 eine numerische Null zum Zeitpunkt TO, vgl. Figur 6. Dieser numerische Nullwert wird an den Vergleicher 316 angelegt und mit der Zahl N verglichen. Da zu diesem Zeitpunkt der Ausgang des Registers 312 kleiner als N ist, ist der Ausgang des Vergleichers 316 auf der Leitung 322 ein unterer logischer Zustand. Ein unterer logischer Zustand veranlaßt, daß eine numerische Null von dem MUX 324 an die Ausgangsleitung 326 gelegt wird. Der Subtrahierer 318 subtrahiert diese numerische Null von der numerischen Null auf der Leitung 314 und legt die Differenz, die ebenfalls eine numerische Null ist, an die Leitungen 310 und 310, an. Dies stellt eine Adresse dar, die an die Zuordner 208, 211 und 212 in dem Datengruppiersystem von Figur 2 angelegt wird. Beim nächsten Taktimpuls zum Zeitpunkt T&sub1;&sub1; vgl. Figur 6, weist die Zahl von sieben Bits darauf hin, daß das Codewort X&sub1; in das Register 312 getaktet wurde, wobei dieser Wert von sieben an die Leitung 314 gelegt wird. Dieser Wert ist kleiner als N, so daß das Differenzsignal auf den Leitunge 310 und 310, sieben weniger null oder sieben ist.
Der Wert sieben auf der Leitung 310 wird zu dem nächsten empfangenen Codewort-Längensignal auf der Leitung 22 mittels des Addierers 308 hinzuaddiert. Nimmt man an, daß das nächste Codewort X&sub2; zwölf Bitstellen aufweist, werden solche zwölf Bits zu den sieben Bits auf der Leitung 310 hinzuaddiert, um eine Wortgruppe mit einer Bitlänge von 19 zu bilden. Diese 19 Bits werden im Speicher 312 beim nächsten Takt zum Zeitpunkt T&sub2; gespeichert. Nach der Zeit T&sub2; erscheinen diese 19 Bits auf der Leitung 314 und der Ausgang des Vergleichers 316 ist erneut im unteren Zustand, weil die 19 Bits immer noch weniger sind als N auf der Leitung 320. Der MUX 324 legt eine numerische Null an die Leitung 326 zum Subtrahierer 318, der erneut eine numerische Null von dem Signal auf der Leitung 314 subtrahiert und auf der Leitung 310 ein 19 aufeinanderfolgende Bits repräsentierendes Signal erzeugt. Dieses Signal wird über die Leitung 310' an die Umsetzer 208, 211 und 212 und über die Leitung 310 an den Addierer 308 angelegt.
Der Addierer 308 addiert das nächste ankommende Codewort X&sub3;, das als drei Bitstellen aufweisend angenommen wird, zu den 19 Bits und bildet so eine Gruppe von 22 Bits, die beim nächsten Taktimpuls zum Zeitpunkt T&sub3; in das Register 312 getaktet wird. Die Leitung 314 weist zu diesem Zeitpunkt die an den Vergleicher 316 anzulegende Zahl 22 auf. Da N (hier mit 20 angenommen) kleiner ist als 22, geht das F-Taktsignal auf der Leitung 322 auf hoch bzw. den oberen Zustand. Der obere Zustand auf der Leitung 322 veranlaßt den MUX 324, an den Ausgang 326 den Wert N anzulegen. Der N-Wert 20 wird von dem Bitsignal mit dem Wert 22 auf der Leitung 314 abgezogen, um die Zahl zwei auf der Leitung 310 zu erzeugen. Diese Zahl zwei stellt nun die Adresse für die Umsetzer 208, 211 und 212, vgl. Figur 2, dar. Diese Zahl zwei wird an den Addierer 308 angelegt und wird zu der Zahl hinzuaddiert, welche die Länge des nächsten Codeworts X&sub4; auf der Leitung 22 spezifiziert; nimmt man an, daß X&sub4; ein vier Bit langes Wort ist, wird das Summmensignal sechs vom Ausgang des Addierers 308 in das Register 312 getaktet. Dieser Vorgang geht weiter, wobei der Vergleicher eine numerische Null auf der Leitung 322 erzeugt, bis die im Register 312 akkumulierte Zahl gleich N oder größer ist.
Die mit der Leitung 310 verbundene Leitung 310' stellt den Ausgang der Steuerung 206 dar. Dieser Ausgang wird an die Leitung 310 geliefert, die ein Steuersignal führt, das die resultierende Zahl nach der Subtraktion im Subtrahierer 318 darstellt. Immer wenn die Summe der auf der Leitung 22 am Eingang der Steuerung 206 erscheinende Codewort-Länge addiert zum numerischen Wert der Anzahl von Bitstellen auf der Leitung 310 kleiner ist als N (in diesem Fall 20), stellt das Ausgangssteuersignal auf der Leitung 310' die akkumulierten Längen des auf der Leitung 22 empfangenen Codeworts und gegebenenfalls die Addition von NE als repräsentativ für Extra-Bits der früheren Codewörter dar. Wenn eine Codewort-Länge empfangen wird, die zur Folge hat, daß die akkumulierte Codewort-Gruppenlänge N Bits oder größer ist, dann repräsentiert das Ausgangssignal auf der Leitung 310' NE, nämlich die Differenz der akkumulierten Bitlängen weniger N. Das Signal auf der Leitung 310, vgl. Figur 2, adresiert die ROM-Zuordner 208, 211 und 212 in Kombination mit den F-Taktstgnal auf der Leitung 322.
Der ROM-Zuordner 208 in Figur 2 setzt als Reaktion auf die von ihm auf den Leitungen 310' und 322 empfangenen Signale die von den Signalen dargestellte Anzahl von Bitstellen um in einen Verschiebewert zur Veranlassung, daß der Schieber 200 um eine solche Anzahl von Plätzen verschiebt, die durch die Adresse auf den Leitungen 310' und 322 dargestellt wird. Somit nehme man beispielsweise an, daß die Leitung 310' zwischen den Zeitperioden T&sub1; und T&sub2; die Adresse 7 führt. Die Leitung 322 führt einen F-Takt im niedrigen bzw. tiefen Zustand. Diese Signale werden als eine kombinierte Adresse an den Zuordner 208 (Figur 2) angelegt, der diese Adresse in Signale an den Zuordnerausgängen 1, 2, 3 und 4 decodiert. Der Schieber 200 verschiebt als Reaktion auf die Ausgänge des Zuordners 208 seine Eingänge um sieben Plätze von der Nullposition. Die Ausgänge 1, 2 und 3 des Zuordners 208 repräsentieren jeder beispielsweise einen 3-Bitcode, der in der Lage ist, acht Zustände zu identifizieren, von denen lediglich sechs benutzt werden. Damit sind die Ausgänge 1, 2 und 3 in der Lage, insgesamt 18 verschiedene Zustände zu beschreiben, und der vierte Ausgang stellt einen weiteren Zustand dar. Damit repräsentieren die vier Ausgänge des ROM-Zuordners 19 verschiedene Zustände und können den Ausgang des Schiebers 200 um insgesamt 19 verschiedene Positionen verschieben, d.h. um N-1.
Zurückkommend auf das oben diskutierte Beispiel und unter der Annahme, daß die erste Adresse auf den Leitungen 310' und 322 ein Codewort mit einer Länge von sieben Bit darstellt, veranlaßt der Ausgang 1 des Zuordners auf der Leitung AN&sub1;, vgl. Figur 6, daß der Schieber um sechs Plätze verschiebt, und der Ausgang 2 veranlaßt, daß der Schieber um einen Platz und damit um eine gesamte Verschiebung um sieben Plätze verschiebt. Zum Zeitpunkt T&sub1; wird das nächste vom Schieber 200 empfangene Codewort X&sub2; an die Schieberpositionen beginnend mit der Position 8 angelegt. Nimmt man an, daß das nächste Codewort X&sub2; zwölf Bitstellen umfaßt, werden diese 12 Bitstellen zum Zeitpunkt T&sub1; jede für sich um sieben Stellen verschoben. Bis hierher werden alle verschobenen Ausgänge des Schiebers 200 an die Leitung 202 angelegt, die, wie man sich erinnert, N Leitungen enthält, die jeweils mit einem verschiedenen Ausgang des Schiebers 200 verbunden sind.
Man nehme an, daß nächste Codewort X&sub3; sei drei Bitstellen lang und die Gesamtzahl der von der Steuerung 206 empfangenen Bits sei 22. Das subtrahierte Signal auf der Leitung 310' ist die Zahl der N überschreitenden Bitstellen NE, z.B. 22 - N oder zwei Bits. Die auf der Leitung 310' erscheinende Zahl zwei sowie die auf der Leitung 322 erscheinende logische Eins bewirken zusammen, daß der Zuordner 208 ein Verschiebesignal am Ausgang 1 erzeugt, das den Schieber 200 zur Verschiebung von X&sub3; um zwei Plätze von der Nullposition veranlaßt. Nimmt man für das nächste empfangene Codewort X&sub4; eine Länge von vier Bitstellen an, dann wird das 4-Bit Codewort um NE gleich zwei Plätze von der Nullposition verschoben, und das Codewort X&sub4; wird die Positionen 3-6 am Ausgang des Schiebers 200 einnehmen. Auf diese Weise legt der Schieber an die Leitung 202 die ersten N Bitstellen der sequentiell empfangenen Bits einer Gruppe von Codewörtern und an die Leitung 204 die N übersteigenden NE Bitstellen dieser Codewort-Gruppe an, vgl. Figur 2. Nachdem mindestens N Bits empfangen worden sind, werden die nächsten empfangenen Bits um NE Plätze an der N-Position des Schiebers verschoben. Dieser Vorgang setzt sich für jede Gruppe von mindestens N von der Steuerung 206 und dem Schieber 200 empfangenen Bitstellen fort.
Die von der Steuerung 206 angelegten ROM-Zuordneradressen werden um einen Taktimpuls verzögert von der Zeit, zu der das anfängliche Codewort an den Schieber 200 und an dä Eingang der Verriegelungsschaltungen B&sub1; und B&sub2; angelegt wird, und zwar unter der Wirkung des Registers 312 der Steuerung 206. Die Verriegelungen B&sub1; und B&sub2; werden von dem E-Taktsignal auf der Leitung 24' getaktet.
Da der Schieber 200 keine Speichervorrichtung ist, werden die an ihn angelegten Bits lediglich auf eine Position für die verschiedenen parallelen Leitungen auf den Leitungen 202 und 204 geschoben. Die an die Leitung 202 angelegten Bits werden vom Schieber 200 durch den Schalter 210 auf die Verriegelungsschaltung B&sub1; geführt. Es ist die Verriegelungsschaltung B&sub1;&sub1; wo 20-Bitlängen für die Übertragung zur Ausgangsverriegelungsschaltung 224 akkumuliert werden, wobei die Akkumulation in einem Prozeß unter Beteiligung der Schalter 210 und 218 erfolgt, was anschließend im Detail beschrieben wird. Die an die Leitung 204 angelegten Bits werden direkt auf die Verriegelungsschaltung B&sub2; geführt. Die Verriegelungsschaltung B&sub2; sieht eine zeitliche Speicherung der NE Bitstellen vor, die über die zum vollständigen Auffüllen der Plätze in der Verriegelungsschaltung B&sub1; gebrauchten Plätze hinausgehen, welche NE Bits dann in die Verriegelungsschaltung B&sub1; eingegeben werden können, nachdem deren Inhalt in die Ausgangsverriegelungsschaltung 224 geleert wurde. Dieser letztere Vorgang erfolgt unter Einsatz des Schalters 218 und wird ebenfalls im größerem Detail später beschrieben.
Der Schalter 210 dient zur Kopplung solcher Ausgänge des Schiebers 200, auf denen dann Codewörter angelegt werden oder im nachfolgenden Taktzyklus antizipiert werden. Der Schalter 210 dient weiterhin zur Entkopplung solcher Ausgänge des Schiebers 200 von der Verriegelungsschaltung B&sub1;, die in früheren Taktzyklen Codewörter empfangen haben, bis mindestens N Bits in die Verriegelungsschaltungen B&sub1; und B&sub2; eingespeichert worden sind. Somit öffnet zum Beispiel nach Figur 6 der Schalter 210 zum Zeitpunkt T&sub1; oder entkoppelt die ersten sieben Leitungen der Leitung 202, auf der vorher sieben Bitstellen an die Verriegelungsschaltung B&sub1; zum Zeitpunkt T&sub1; angelegt worden sind. Die übrigen Schalter sind geschlossen.
Der Grund für das Entkoppeln zur Zeit T&sub1; ist wie folgt: würde der Schieber 200 an diesen ersten sieben Ausgängen mit dem Verriegelungskreis B&sub1; gekoppelt bleiben, wird beim Auftreten des nächsten E-Taktimpulses zur Zeit T&sub1; das nächste Codewort X&sub2;, zum Beispiel das 12-Bit Codewort, in die Verriegelungsschaltung B&sub1; getaktet und das 7-Bit Codewort in der Verriegelungsschaltung B&sub1; wird ausgespeichert (latched out) werden. Ansonsten werden jedoch die Daten im Schieber 200 in der Verriegelungsschaltung B&sub1; verriegelt werden. Da der Schieber 200 zu dieser Zeit keine Bitstellen in seinen ersten sieben Ausgängen aufweist, würden diese ersten Bitstellen verloren werden. Deshalb entkoppelt der Schalter 210 diese ersten sieben Stellen der Verriegelungsschaltung B&sub1; vom Schieber 200. Es bleibt jedoch das Problem, diese ersten sieben Bitstellen im Verriegelungskreis B&sub1; zurückzuhalten, die ausgespeichert werden, wenn die nächsten 12 Bitstellen in den Verriegelungskreis B&sub1; geladen werden, und zwar beim Auftreten des nächsten Taktimpulses zur Zeit T&sub2;. Die Lösung besteht darin, diese sieben Bitstellen über den Schalter 218 in den Verriegelungskreis B&sub1; zurückzuschicken, was weiter unten diskutiert wird.
Die Art, in der der Schaltvorgang erreicht wird, wird weiter unten in Verbindung mit Figur 4 beschrieben. Im allgemeinen empfängt der ROM-Zuordner 211 die von der Steuerung 206 auf den Leitungen 310' und 322 erzeugte Adresse. Das F-Taktsignal auf der Leitung 322 ist zum Zeitpunkt T&sub1; tief, und die Ausgänge 1, 2 und 3 des Umsetzers 211 decodieren den daran angelegten Code auf der Leitung 322 in ein Steuersignal für den Schalter 211 auf der Leitung AN&sub2;. Dieses vom Zuordner 211 erzeugte Signal öffnet die ersten sieben Positionen des Schalters 210 zur Zeit T&sub1;, wobei die verbleibenden 13 Positionen geschlossen bleiben. Das 12-Bit Codewort X&sub2; wird zur Zeit T&sub2; in ordinaler Position an der Verriegelungsschaltung B&sub1; plaziert, und zwar durch die verschobene Position des Schiebers 200 über die geschlossenen Schalter des Schalters 210.
Jedoch wird zum Zeitpunkt T&sub1; das 12-Bit Wort X&sub2; nicht in der Verriegelungsschaltung B&sub1; verriegelt, sondern liegt am Eingang der Verriegelungsschaltung B&sub1;, wie das durch den Zustand 2 in Figur 7 gezeigt ist. In Figur 7 gibt ein Pfeil in den Kreisen an, daß Daten verriegelt sind, ein Bindestrich zeigt an, daß Daten bereitstehen für die Verriegelung beim nächsten Takt. Der Wert 12 zur Beschreibung, daß es sich bei X&sub2; um ein 12-Bit Codewort handelt, addiert zum Wert 7 als Beschreibung für das vorhergehende 7-Bit Codewort, erzeugt eine Adresse von der Steuerung 206, die eine Verschiebung um sieben Plätze im Schieber 200 spezifiziert. Wenn diese Adresse an den Zuordner 211 angelegt wird, öffnet sie die ersten sieben Positionen des Schalters 210 in Figur 6 und die übrigen Positionen bleiben geschlossen. Die zwölf Bitstellen werden von dem E-Taktimpuls zur Zeit T&sub2; in die Verriegelungsschaltung B&sub1; verriegelt. Was mit den ersten, vorher aus der Verriegelungsschaltung B&sub1; ausgespeicherten ersten sieben Bitstellen passiert, ist, daß sie über den Schalter 218 auf den Eingang der Verriegelungsschaltung B&sub1; zurückgeführt werden, wenn sie zum Zeitpunkt T&sub1; ausgespeichert wurden. Zur Zeit T&sub2; werden diese ersten sieben Bitstellen ebenfalls in die Verriegelungs schaltung B&sub1; zurückgespeichert&sub1; und zwar zu einem Gesamtwert von 19 Bitstellen. Diese Bedingungen werden von dem Zustandsdiagramm, vgl. Figur 7, als Zustände 1 und 2 veranschaulicht. Im Zustand 1 liegt das Wort X&sub1; an dem Eingang der Verriegelungsschaltung B&sub1;I&sub1; (X&sub1;-B&sub1;I). Im Zustand 2 wird das Wort X&sub1; zum Zeitpunkt T&sub1; in die Verriegelungsschaltung B&sub1; verriegelt (X&sub1;TB&sub1;) und das Wort X&sub2; liegt an dem Eingang der Verriegelungsschaltung B&sub1; (X&sub2;-B&sub1;I).
Die Ausgänge der Verriegelungsschaltung B&sub1; werden an die Leitung 222 und über den ausgangsseitigen Schalter 218 sowie die Leitung 220 an die eingangsseitige Leitung 216 der Verriegelungsschaltung B&sub1; angelegt. Die Ausgänge der Verriegelungsschaltung B&sub1; sind weiterhin mit dem Ausgangsverriegelungskreis 224 verbunden. Die Verriegelungsschaltung B&sub1; weist N Ausgänge auf, die parallel an N Leitungen der Leitung 222 angelegt werden. Wenn jedoch die Bits in der Verriegelungsschaltung B&sub1; weniger als N sind, ist der F-Takt im unteren bzw. tiefen Zustand und die Ver riegelungsschaltung 224 ist inaktiv.
Die über N hinausgehenden NE Bits eines gegebenen Codewort-Satzes, die die ersten N durch den Schieber 200 verarbeiteten Bitstellen bilden, werden auf der Leitung 204 zur Verriegelungsschaltung B&sub2; prozessiert. Der Ausgang der Verriegelungsschaltung B&sub2; wird an K-1 Leitungen auf der Leitung 226 angelegt, welche die Bitstellen von der Verriegelungsschaltung B&sub2; an die Eingänge der Verriegelungsschaltung B&sub1; anlegt, und zwar in ordinaler Position über den Schalter 218 auf die Leitung 220. Zu diesem Zeitpunkt werden die Bits in der Verriegelungsschaltung B&sub1; in die Verriegelungsschaltung 224 verriegelt, da der F-Takt im oberen Zustand ist. Der Schalter 218 dient zur Rückführung der Bitstellen in der Verriegelungsschaltung B&sub2; in den ersten NE Verriegelungspositionen zurück auf die Verriegelungsschaltung B&sub1; an der Leitung 216 mit der selben relativen Position, mit der diese Datenbits ursprünglich vom Schieber 200 in der Verriegelungsschaltung B&sub2; gespeichert waren. Der Schalter 218 wird vom ROM-Zuordner 212 gesteuert. Der Zuordner 212 weist sechs Ausgangsleitungen auf, von denen jede sieben Zustände repräsentiert, die ein Steuersignal auf der Leitung AN&sub3; anlegen. Der Zuordner (Translator) 212 setzt die Adresse auf den Leitungen 310 und 322 um in ein Steuersignal auf der Leitung AN&sub3; zum Betreiben des Schalters 218.
Wenn, wie oben erwähnt, die ersten sieben Bits in die Verriegelungsschaltung B&sub1; verriegelt worden sind, sind die nächsten 12 Bitstellen um sieben Plätze vom Schieber 200 durch den Schalter 210 auf den Eingang der Verriegelungsschaltung B&sub1; verschoben worden. Wenn diese 12 Bits zur Zeit T&sub2; in die Verriegelungsschaltung B&sub1; verriegelt werden, öffnet die an die ROM-Zuordner 211 bzw. 212 angelegte Adresse die ersten sieben Positionen des Schalters 210 und schließt die ersten sieben Positionen des Schalter 218. Im Ergebnis wird das 12 Bitstellen umfassende Codewort X&sub2; in die Verriegelungsschaltung B&sub1; verriegelt und das Codewort X&sub1;, das vorher in der Verriegelungsschaltung B&sub1; war, wird im Kreis durch die geschlossenen ersten sieben Positionen des Schalters 218 auf die ersten sieben Stellen der Verriegelungsschaltung B&sub1; zurückgeführt. Der öffnungszustand der ersten sieben Positionen des Schalters 210 verhindert einen Verlust dieser ersten sieben Bitstellen herrührend davon, daß die ersten sieben Positionen des Schiebers 200 keine Datenbits aufweisen. Zur Zeit T&sub2; enthält die Verriegelungsschaltung B&sub1; nunmehr 19 Bits.
Wenn von dem System zur Zeit T&sub2; das nächste Codewort X&sub3; empfangen wird und man X&sub3; mit drei Bitstellen annimmt, wird der Schieber 200 um 19 Stellen verschoben. Eine Bitstelle des 3-Bit Codeworts wird an die N-te Positionen an die Leitung 202 angelegt, und die verbleibenden zwei Bits werden an die Leitung 204 an den Schieberpositionen N+1 und N+2 angelegt. Ein Bit auf der Leitung 202 wird durch den Schalter 210 auf den 2osten Eingang der Verriegelungsschaltung B&sub1; geführt, und die zwei Bits auf der Leitung 204 werden direkt an die Verriegelungsschaltung B&sub2; angelegt, vgl. den Zustand 3 in Figur 7. Die Bitstellen am Eingang der Verriegelungsschaltung B&sub1; werden als Codewort X&sub3; und die Bits am Eingang der Verriegelungsschaltung B&sub2; als Codewort X&sub3;" bezeichnet. Die drei Bits werden beim nächsten Auftreten des E-Taktimpulses zur Zeit T&sub3; in die Verriegelungsschaltungen B&sub1; und B&sub2; geladen. Die Verriegelungsschaltung B&sub1; weist nun N darin geladene Bits auf und die verriegelungsschaltung B&sub2; zwei Bits (NE). Der F-Taktimpuls wird um einen halben Taktzyklus, vgl. Figur 6, durch die Verzögerungsschaltung 207, vgl. Figur 2, verzögert und an die Ausgangsverriegelungsschaltung 224 angelegt. Die Verriegelungsschaltung 224 gibt die 20 Bitstellen in der Verriegelungsschaltung B&sub1; bei dem verzögerten F-Taktimpuls an die Datenleitung 26 aus.
Die zwei Bits in der Verriegelungsschaltung B&sub2; werden durch den Schalter 218 auf die Leitung 220 und in die ersten beiden Positionen der Verriegelungsschaltung B&sub1; zurückzirkuliert. Aus diesem Grund hat der Schieber 200 als Reaktion auf die an den Zuordner 208 angelegte Adresse am Steuerausgang 310' um zwei Plätze aus der Nullposition verschoben, so daß das nächste empfangene Codewort in ordinaler Position um zwei Plätze herunter von der 0-Position verschoben wird. Dies plaziert das nächste Codewort X&sub4;, vgl. Figur 6, das als Beispiel als vier Bitstellen lang angenommen wird, in die dritte bis siebte Eingangsposition der Verriegelungsschaltung B&sub1;. Deshalb wird zur Zeit T&sub4; das zwei Bit lange Codewort von der Verriegelungsschaltung B&sub2; durch den Schalter 218 an den Eingang der Verriegelungsschaltung B&sub1; ausgegeben, der Schalter 210 ist geöffnet in den ersten zwei Positionen und der Schieber 200 ist vom Steuersignal des ROM-Zuordners verschoben worden, und zwar ansprechend auf die von der Steuerung 206 an den Zuordner 208 angelegte 2-Bit Adresse. Die ersten beiden Positionen des Schalters 210 sind offen, um zu verhindern, daß die Verriegelungsschaltung B&sub1; die ersten zwei Datenbits verliert. Dieser Vorgang wird für alle nachfolgend auftretenden Codewörter fortgesetzt.
In Figur 4 ist ein Beispiel für die Schalter 210 und 218 dargestellt unter Verwendung von mit TS bezeichneten tri-stabilen Bauelementen (Tristate-Elementen). Jede Leitung vom Zuordner 211 ist an ein separates tri-stabiles Bauelement angelegt, das die Eingabe von Daten in einen jeweils entsprechenden Eingang Il - IN der Verriegelungsschaltung B&sub1; steuert. Die tri-stabilen Bauelemente sind entweder geschlossen (aus) oder offen (ein).
Die Bauelemente 402 bis 402n werden jeweils vom Zuordner 212 gesteuert. Die tri-stabilen Bauelemente 402 bis 402n steuern die Ausgängee Ol-ON der Verriegelungsschaltung B&sub1;. Die tri-stabilen Bauelemente 404 bis 404n steuern jeweils die Ausgänge Ol-OK-l der Verriegelungsschaltung B&sub2;. Beispielsweise ist die Leitung E&sub1; der Leitung 202 mit dem Eingang Il der Verriegelungsschaltung B&sub1; über die Leitung Jl durch das tri-stabile Bauelement 400 verbunden. Die Leitung E&sub2; ist als ein Eingang an den Eingang 12 der Verriegelungsschaltung B&sub1; über die Leitung J&sub2; durch das tri-stabile Bauelement 401 angeschlossen. Der ROM-Zuordner 211 steuert das Bauelement 400 über die Leitung B&sub1;, während das tristabile Bauelement 401 gesteuert wird über die Leitung B&sub2; und so weiter. Der Ausgang Ol der Verriegelungsschaltung B&sub1;, entsprechend dem Eingang 11, ist über das tri-stabile Bauelement 402 an die Leitung Gl angeschlossen, und sein tri-stabiles Bauelement 402 wird über die Leitung Cl vom Zuordner 212 gesteuert. Die Leitung Gl ist mit der Leitung Jl verbunden, so daß das Datenbit in der Verriegelungsschaltung B&sub1; an der Position 1 über das tri-stabiles Bauelement 402 auf den Eingang Il in die Verriegelungsschaltung B&sub1; zurückzirkuliert wird. Wenn ein Signal auf diese Weise zirkuliert wird, ist das tri-stabile Bauelement 400 offen (aus). In gleicher Weise zirkuliert jedes der tristabilen Bauelemente an den Ausgängen der Verriegelungsschaltung B&sub1; die Daten zurück auf die Eingänge der Verriegelungsschaltung B&sub1; in Entsprechung zu diesen Ausgängen. Die eingangsseitigen tri-stabilen Bauelemente 400 - 400n sind offen (aus) entsprechend diesen zurückzirkulierten Bits, wie das im Diagramm von Figur 6 gezeigt ist.
Nimmt man an, daß NE Bits über N hinaus an die Verriegelungsschaltung B&sub2; angelegt sind, dann werden diese Bits bei ihrem Auftreten in die Verriegelungsschaltung B&sub2; eingegeben. Auf die Feststellung zum Zeitpunkt T&sub3; von mindestens N Bitstellen durch die Steuerung 206 hin, vgl. Figur 2, gibt die Verriegelungsschaltung 224 die N Bitstellen der Verriegelungsschaltung B&sub1; an die Datenausgangsleitung 26 aus, und zwar mit einer Verzögerung von einem halben Takt nach der Zeit T&sub3;. Dies ist in Figur 7 durch den Übergang vom Zustand 4 auf den Zustand 5 gezeigt. Die tri-stabilen Bauelemente 402-402n sind alle aus und verhindern, daß die Bits in der Verriegelungsschaltung B&sub1; zum Eingang der Verriegelungsschaltung B&sub1; zurückzirkuliert werden. Die tri-stabilen Bauelemente 404 und 4041 sind geschlossen (ein) und alle übrigen tri-stabilen Bauelemente entsprechend der Verriegelungsschaltung B&sub2; sind offen (aus).
Somit werden beim nächsten Taktimpuls, T&sub4;, die zwei Bits in der Verriegelungsschaltung B&sub2; über die tri-stabilen Bauelemente 404 und 404&sub1; und über die Leitungen H1 und H2 auf die Leitungen J1 und J2 am Eingang der Verriegelungsschaltung B&sub1; zirkuliert und legen diese zwei Bitstellen jeweils an die Eingänge 11 und 12 dieser Verriegelungsschaltung an. Man erinnere sich zu diesem Zeitpunkt, daß der Schieber um zwei Positionen verschoben hat, und daß deshalb hereinkommende, um zwei Positionen verschobene Codewörter in die Verriegelungsschaltung B&sub1; an der dritten und an den folgenden Positionen der Verriegelungsschaltung B&sub1; verriegelt werden können. Da das nächste Codewort X&sub4; vier Bitstellen aufweist, werden diese vier Bitstellen die nächsten vier Positionen der Verriegelungsschaltung B&sub1; einnehmen, und zwar mittels der nächsten vier tri-stabilen Bauelemente des Schalters 218, die geschlossen (ein) sein werden. Auf diese Weise werden die tri-stabilen Bauelemente zum Laden der verriegelungsschaltung B&sub1; ein- und ausgeschaltet. Wenn die Bits in der Verriegelungsschaltung B&sub2; in die Verriegelungsschaltung B&sub1; zurückzirkuliert werden, um die nächste Gruppe von N Bits zu organisieren, wird ein 20-Bit Codewort zum Zeitpunkt T3 mit Verzögerung in die Verriegelungsschaltung 224 eingespeichert.
In Figur 5 wird der F-Takt, der um einen halben Taktzyklus verzögert ist, an ein Schreibregister 504 angelegt, das eine der Positionen 500 - 500n des ROM 502 adressiert. Der ROM 502 weist 16K Positionen (40K Byte Kapazität) auf, wobei jede Position eine Kapazität von N Bits (2,5 Bytes) besitzt. Jede an den ROM 502 angelegte Gruppe von N Bits füllt vollständig eine der Positionen 500 - 500n Das Schreibregister 504 geht in bekannter Weise automatisch über auf jede der Positionen, um die nächste nachfolgende Gruppe von N Bitstellen in eine nachfolgende Position zu schreiben. Das Leseregister 506 liest in bekannter Weise die Information von aufeinanderfolgenden Positionen in einer Reihenfolge. Das Leseregister 506 veranlaßt, daß die 20-Bit umfassenden Wortgruppen im ROM 502 an eine Ausgangsbusleitung 510 ausgegeben werden. Die 20-Bit Wörter werden an einen Parallel/Serienwandler 511 angelegt, der diese aufeinanderfolgenden 20-Bit parallelen Eingangsbits in einen seriellen Strom auf der Leitung 512 umwandelt.
Wegen der Verschiebeposition des Schiebers 200 liegt ein Teil des Codeworts X&sub3;, der ein Bit mit der Bezugsbezeichnung x&sub3;' repräsentiert, am Eingang der Verriegelungsschaltung B&sub1; und ein zweiter Teil desselben Codeworts X&sub3; mit einer Bezugsbezeichnung x&sub3;" liegt am Eingang der verriegelungsschaltung B&sub2;. Beim Auftreten des nächsten Taktimpulses zur Zeit T&sub3; wird der Codewort-Teil X&sub3; in die Verriegelungsschaltung B&sub1; verriegelt und mit der Verzögerung eines halben Taktimpulses zum Zeit T&sub3; verzögert ausgegeben. Zur Zeit T&sub3; mit Verzögerung werden die Codewörter X&sub1;, X&sub2; und der Codewort-Teil X&sub3;' in einem einzelnen Taktim puls ausgegeben. Zum Zeitpunkt T&sub3; wird jedoch, wie erwähnt, der Codewort-Teil X&sub3;" in die Verriegelungsschaltung B&sub2; verriegelt, und das Codewort X&sub4; wird über die Verschiebeposition des Schiebers 200, vgl. Figur 2, an den Eingang der Verriegelungsschaltung B&sub1; angelegt. Beim Auftreten eines Taktimpulses zur Zeit T&sub4; wird der Codewort-Teil X&sub3;' von der Verriegelungsschaltung B&sub2; über die tri-stabilen Bauelemente des Schalters 218, vgl. Figur 4, in die Verriegelungsschaltung B&sub1; eingespeichert. Das Codewort X&sub4; wird ebenfalls in die Verriegelungsschaltung B&sub1; eingespeichert, und das Codewort X&sub5; wird an den Eingang der Verriegelungsschaltung B&sub1; angelegt und erwartet den nächsten Taktimpuls für die Eingangsverriegelungsschaltung. Zur Zeit T&sub5; verriegelt der E- Taktimpuls die Codewörter X&sub3;" und X&sub4; von B&sub1; zurück in die Verriegelungsschaltung B&sub1; über den Schalter 218, und das Codewort X&sub5; wird in der ordinalen Position, wie von dem System empfangen, relativ zu dem Codewort-Teil X&sub3;" und dem Codewort X&sub4; in die Verriegelungsschaltung B&sub1; eingespeichert.
Nimmt man zu diesem Zeitpunkt an, wie in Figur 6 gezeigt ist, daß der Codewort-Teil X&sub3;" zwei Bitstellen repräsentiert und die Codewörter X&sub4; und X&sub5; vier bzw. fünf Bitstellen darstellen, dann werden insgesamt 11 Bits in die verriegelungsschaltung B&sub1; geladen, wobei das Codewort X&sub6; darauf wartet, in die Verriegelungsschaltung B&sub1; geladen zu werden. Dieser Vorgang setzt sich fort und gibt wiederholt Gruppen von N-Bit aufweisenden Wörtern in den Speicher des Geschwindigkeitspuffers 30 aus.
In Figur 1 ist angenommen, daß eine Signalquelle mit Videosignalen vom Codierer 18 codiert wurde. Es sollte jedoch verstanden werden, daß andere Signaltypen als Videosignale vom Gruppiersystem 25 gruppiert werden können. Zusätzlich können im System 25 (nicht gezeigte) Multiplex- Schalter vorgesehen werden, zum Multiplexen unterschiedlicher Videosignale und zum Gruppieren dieser unterschiedlichen Videosignale in N-Bit Gruppen für unterschiedliche (nicht gezeigte) Geschwindigkeitspuffer. Dies benutzt das System 25 zum Gruppieren der Daten von unterschiedlichen Videosignalen oder von anderen Signalarten in unterschiedliche Ausgänge. Obwohl Schalter mit tri-stabilen Bauelementen dargestellt sind, können auch andere Typen von Bauelementen in Übereinstimmung mit einer gegebenen Implementation verwendet werden.

Claims

1. Einrichtung zum Umwandeln sequentiell auftretender, eine variable Länge aufweisender Codewörter maximaler Bit- Länge K in Codewörter fester Bit-Länge N, wobei die Einrichtung eine Schaltungsanordnung (25), die auf Codewort- Längedaten (L) anspricht, die entsprechenden Codewörtern zugeordnet sind, aufweist zum Überwachen der kumulativen Anzahl von Codewort-Bits, die in der Sequenz auftreten, zum geeigneten Ausrichten der eine variable Länge aufweisenden Codewörter im K-Bit-Raum, und enthaltend:

eine Steuereinrichtung (206, 208, 211, 212), die auf die Bit-Längen der entsprechenden Codewörter variabler Länge anspricht, zum Erzeugen erster, zweiter und dritter Steuersignale,

einen Schieber (200) mit K parallelen Eingangsverbindungen zum Empfangen entsprechender Bits von entsprechenden Codewörtern variabler Länge und mit mehreren parallelen Ausgangsverbindungen zum Abgeben entsprechender Bits der Codewörter variabler Länge, wobei der Schieber auf erste Steuersignale AN1 anspricht zum selektiven parallelen Verschieben von Bits der eingegebenen Codewörter variabler Länge zu entsprechenden Ausgangsverbindungen;

einen ersten Schalter (210), der N parallele Eingangsverbindungen, die mit N aufeinanderfolgenden Ausgangsverbindungen des Schiebers verbunden sind, und N parallele Ausgangsverbindungen aufweist, die den N parallelen Eingangsverbindungen zugeordnet sind, wobei der erste Schalter (210) auf zweite Steuersignale (AN2) anspricht zum selektiven Durchlassen eines Signals zwischen zugeordneten Eingangs- und Ausgangsverbindungen;

wobei die Schaltungsanordnung gekennzeichnet ist durch:

eine erste Verriegelung (B1), die N parallele Eingangsverbindungen (216), die mit den N parallelen Ausgangsverbindungen des ersten Schalters (210) verbunden sind, und N parallele Ausgangsverbindungen (222) aufweist, zum parallelen Speichern von höchstens N verschobenen Bits der Codewörter in der Reihenfolge des Empfangs durch die erste Verschiebung;

eine zweite Verriegelung (B2), die parallele Eingangsverbindungen (204), die mit aufeinanderfolgenden Ausgangsverbindungen des Schiebers verbunden sind, die nicht mit dem ersten Schalter verbunden sind, und parallele Ausgangsverbindungen (226) aufweist, zum parallelen Speichern der verschobenen Bits, die über N in den Codewörtern hinausgehen;

einen zweiten Schalter (218), der Eingangsverbindungen, die mit den parallelen Ausgangsverbindungen der ersten und zweiten Verriegelungen (B1, B2) verbunden sind, und parallele Ausgangsverbindungen (220) aufweist, die mit den N parallelen Eingangsverbindungen der ersten Verriegelung verbunden sind, wobei der zweite Schalter (218) auf dritte Steuersignale (AN3) anspricht zum Bewegen der gespeicherten Bits oberhalb von N von der zweiten Verriegelung in die erste Verriegelung in der ordinalen Position des Auftretens und zum Ausgeben der N-Bits aus der ersten Verriegelung.

2. Einrichtung nach Anspruch 1, wobei die Steuereinrichtung (206, 208, 211, 212) eine Signalerzeugungseinrichtung (206) aufweist, die einen Eingang (22) zum Empfangen des Signals (L), das die Anzahl der Bits in den Codewörtern variabler Länge darstellt, eine Einrichtung zum (1) Summieren (308) eines empfangenen Codewort-Längensignals (L) mit einem früher empfangenen Codewortlängen-Subtrahiersignal um ein Summensignal (310') zu erzeugen, 2) Ermitteln (316), ob die Länge (L) des Summensignals N ist oder größer, und wenn ja, 3) Subtrahieren N (318, 224, 326) von dem Summensignal, um das Sutrahiersignal (310') zu erzeugen, und 4) zum Erzeugen (322) eines Taktsignals (F-Takt), das angibt, daß das Summensignal wenig N manifestiert, und zum Ausgeben (310') des Taktsignals und des Subtrahiersignals (310) als das Steuersignal.

3. Einrichtung nach Anspruch 2, ferner enthaltend: eine Ausgangsverriegelung (224), die N parallele Eingangsverbindungen, die mit den N parallelen Ausgangsverbindungen der ersten Verriegelung (B) verbunden sind, und N parallele Ausgangsverbindungen aufweist; und

einen Takteingang, der das Taktsignal (F-TAKT) empfängt, zum Aktivieren der Ausgangsverriegelung jedesmal dann, wenn N-Bits von der ersten Verriegelung (B1) ausgegeben werden.

4. Einrichtung nach Anspruch 2 oder 3, wobei die Steuereinrichtung (206, 208, 211, 212) ferner erste (208), zweite (211) und dritte (212) Einrichtungen enthält, die jeweils auf das Taktsignal (322, F-TAKT) und das Subtrahiersignal (310') ansprechen zum Erzeugen der ersten, zweiten bzw. dritten Steuersignale.

5. Einrichtung nach Anspruch 2, 3 oder 4, die ferner eine Speichereinrichtung (30) mit mehreren N-Bit-Speicherplätzen aufweist, wobei die Speichereinrichtung auf das Taktsignal (F-TAKT) ansprechende Mittel enthält zum Speichern der ausgegebenen N-Bits in einem entsprechenden Speicherplatz.

6. Einrichtung nach Anspruch 1, 2, 3, 4 oder 5, ferner einen Codierer (18) variabler Länge enthaltend zum Erzeugen sequentiell auftretender, eine variable Länge aufweisender Codewörter maximaler Bit-Länge K zusammen mit dem Signal (L), das die Anzahl von Bits in den Wörtern variabler Länge darstellt.