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Die vorliegende Erfindung betrifft eine digitale Modulator- und Demodulator-
Schaltung zum Modulieren eines Kodes mit fester Länge in einen Kode mit
variabler Länge und zum Demodulieren eines Kodes mit variabler Länge in einen
Kode mit fester Länge.
Beschreibung des Standes der Technik
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In einer konventionellen Modulatorschaltung zum Modulieren eines Kodes mit
fester Länge in einen Kode mit variabler Länge, wie in Fig. 7 gezeigt, wird ein
serieller Kode mit fester Länge (Binärkode), der aus seriell angeordneten Bits
besteht, in einen seriellen Kode mit variabler Länge moduliert, z.B. Run Length
Limited Code (nachfolgend als "RLL (2, 7) Kode" bezeichnet). Ein
RLL-Kodierungsalgorithmus ist offenbart in IBM Technical Disclosure Bulletin, Band 29, Nr.
1, Juni 1986.
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Detaillierter werden eingegebene serielle Daten in solch einer Weise moduliert,
daß die Eingangsdaten in ein Schieberegister synchron mit einem
Eingangstaktimpulssignal eingegeben werden, wobei das Schieberegister aus mehreren in
Reihe geschalteten Flip-Flops besteht, und dann werden alle Ausgangsdaten des
Schieberegisters kodiert, um dadurch einen seriellen Ausgangskode variabler
Länge zu erhalten. Hinsichtlich des RLL (2, 7)-Modulationskodes, der im obigen
Fall verwendet wird, sind die resultierenden Daten nach der Modulation, bezogen
auf die Daten vor der Modulation, in der Menge verdoppelt und daher ist das
Schieberegister so ausgebildet, daß es mit vorderen und hinteren Flanken einer
Eingangsperiode eines Taktimpulseingangssignals synchron mit den Daten
arbeitet.
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In einer konventionellen Demodulatorschaltung zum Demodulieren eines Kodes
variabler Länge in einen Kode fester Länge, wie in Fig. 8 gezeigt, wird ein
serieller Kode variabler Länge (RLL (2, 7)-Modulationskode) in einen seriellen
Kode fester Länge (Binärkode) demoduliert.
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Noch detaillierter werden eingegebene serielle Daten in solch einer Weise
demoduliert, daß die eingegebenen seriellen Daten in ein Schieberegister eingegeben
werden, das aus mehreren miteinander in Reihe geschalteten Flip-Flops besteht,
und dann alle Ausgangsdaten des Schieberegisters dadurch dekodiert werden,
um einen seriellen Ausgangskode mit fester Länge zu erhalten.
Da die seriellen Eingangsdaten direkt in dem Schieberegister verarbeitet werden,
muß jedoch die Modulationsschaltung in der konventionellen
Modulationsschaltung zum Modulieren eines Kodes mit fester Länge in einen Kode mit variabler
Länge, wie oben erwähnt, mit einer doppelt so hohen Geschwindigkeit als die
Eingangsgeschwindigkeit der Eingangstaktimpulse arbeiten.
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Da die seriellen Eingangsdaten direkt in dem Schieberegister verarbeitet werden,
muß die Demodulatorschaltung in der konventionellen Demodulatorschaltung
zum Demodulieren eines Kodes mit variabler Länge in einen Kode mit fester
Länge, wie oben erwähnt, mit einer Geschwindigkeit arbeiten, die mit der
Eingangsgeschwindigkeit der Eingangstaktimpulse identisch ist.
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Der oben erwähnte Typ einer Modulator- und Demodulatorschaltung erfordert
eine Hochgeschwindigkeitsvorrichtung zum Verarbeiten von Daten mit einer
hohen Geschwindigkeit wie eine ECL-(Emitterfolger)-Vorrichtung zum Ausführen
der Datenmodulation und Demodulation mit einer hohen
Übertragungsgeschwindigkeit und erfordert daher hochwertige digitale Schaltungstechniken, die in
vielen Fällen zu technischen Schwierigkeiten führen.
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Daher ist es erwünscht, eine digitale Modulator- oder Demodulatorschaltung
anzugeben, welche in der Lage ist, Kodedaten mit fester Länge in Kodedaten mit
variabler Länge zu modulieren oder Kodedaten mit variabler Länge in Kodedaten
mit fester Länge zu demodulieren, mit einer hohen Übertragungsgeschwindigkeit
unter Verwendung einer Niedriggeschwindigkeitsschaltung, ohne die
Verwendung einer Hochgeschwindigkeitsvorrichtung wie einer ECL zu erfordern.
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Gemäß einem ersten Aspekt der Erfindung ist eine digitale Modulatorschaltung
vorgesehen, in welcher eingegebene parallele Digitaldaten mit einem Kode fester
Länge, die von einem externen Gerät eingespeist werden, synchron mit einem
eingegebenen Taktimpuls zum Takten der eingegebenen parallelen Daten
moduliert werden, um modulierte, parallele Digitaldaten mit einem Kode variabler
Länge gleichzeitig mit einer Modulationsbitanzahlausgabe zu erzeugen, welche
die Anzahl der Bits in den modulierten parallelen Digitaldaten darstellt, wobei die
digitale Modulatorschaltung umfaßt:
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eine Flip-Flop-Einrichtung zum Zwischenspeichern der eingegebenen parallelen
Digitaldaten, welche synchron mit dem Eingangstaktimpuls betreibbar ist; und
eine logische Schaltung, welche die eingegebenen parallelen Digitaldaten mit
einem Kode fester Länge durch die Flip-Flop-Einrichtung empfängt, um ein
Ausgangssignal zu erzeugen, das aus den modulierten parallelen Digitaldaten,
dem modulierten Bitanzahlausgangssignal, dem parallelen, digitalen
Restbitausgangssignal mit einem Kode fester Länge und einem
Restbitanzahlausgangssignal besteht, wobei das parallele, digitale Restbitausgangssignal einen Rest der
nicht modulierten parallelen Digitaldaten mit einem Kode fester Länge darstellt
und das Restbitanzahlausgangssignal die Anzahl der in dem
Restbitausgangssignal enthaltenen restlichen Bits darstellt, wobei das Restbitausgangssignal und
das Restbitanzahlausgangssignal beide von der Logikschaltung erzeugt werden;
wobei das Restbitausgangssignal und das Restbitanzahlausgangssignal zu der
Logikschaltung über die Flip-Flop-Einrichtung zurückgekoppelt werden, welche
auf die Eingangstaktimpulse reagiert, die vorher entsprechend in die Flip-Flop-
Einrichtung eingegeben wurden als Restbiteingangsdaten der parallelen
Digitaldaten mit einem Kode fester Länge und als Restbitanzahleingangssignal, das die
Anzahl der Restbits oder der in dem Restbiteingangssignal enthaltenen Bits
darstellt, wodurch die Restbitausgangsdaten dem Kopf der parallelen
Eingangsdaten mit dem Kode fester Länge synchron mit dem nächsten Eingangsimpuls
zugeordnet werden, so daß die Restbitausgangsdaten zusammen mit den
nächsten Eingangskodedaten fester Länge moduliert werden.
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Gemäß einem zweiten Aspekt dieser Erfindung ist eine Demodulatorschaltung
vorgesehen, in welcher eingegebene parallele Digitaldaten eines Kodes mit
variabler Länge, die von einer externen Vorrichtung eingespeist werden,
synchron mit einem Eingangstaktimpuls zum Takten der eingegebenen parallelen
Digitaldaten demoduliert werden, um demodulierte, parallele Digitaldaten eines
Kodes mit fester Länge gleichzeitig mit einem
Demodulationsbitanzahlausgangssignal zu erzeugen, welches die Anzahl der Bits der in den demodulierten
parallelen Digitaldaten enthaltenen, demodulierten Daten darstellt, wobei die
digitale Demodulatorschaltung umfaßt:
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eine Flip-Flop-Einrichtung zum Zwischenspeichern der eingegebenen parallelen
Digitaldaten, welche synchron mit dem Eingangstaktimpuls betreibbar ist; und
eine Logikschaltung, welche die eingegebenen parallelen Digitaldaten eines
Kodes variabler Länge über die Flip-Flop-Einrichtung empfängt, um dadurch ein
Ausgangssignal zu erzeugen, das aus den demodulierten Digitaldaten, dem
Ausgangssignal der demodulierten Bitanzahl, dem Ausgangssignal der parallelen
digitalen Restbits eines Kodes variabler Länge und einem
Restbitanzahlausgangssignal besteht, wobei das digitale, parallele Restbitausgangssignal einen Rest der
nicht demodulierten parallelen Digitaldaten mit einem Kode variabler Länge
darstellt und das Restbitanzahlausgangssignal die Anzahl der Restbits darstellt,
die in dem Restbitausgangssignal enthalten sind, wobei das
Restbitausgangssignal und das Restbitanzahlausgangssignal beide von der Logikschaltung
erzeugt werden;
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wobei das Restbitausgangssignal und das Restbitanzahlausgangssignal zu der
Logikschaltung zurückgekoppelt werden über die Flip-Flop-Einrichtung, die auf
die Eingangsimpulse anspricht, die vorher entsprechend als Restbiteingangsdaten
als parallele Digitaldaten mit einem Kode fester Länge und einem
Restbitanzahleingangssignal, welches die Anzahl der Restbits oder der in dem
Restbiteingangssignal enthaltenen Bits darstellt, in die Flip-Flop-Einrichtung eingegeben
wurden, wodurch die Restbitausgangsdaten dem Kopf der eingegebenen
parallelen Daten mit einem Kode variabler Länge synchron mit dem nächsten
Eingangsimpuls zugeordnet werden, so daß die Restbitausgangsdaten mit den
nächsten eingegebenen Daten mit einem Kode variabler Länge demoduliert
werden.
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Wie oben beschrieben, ist es entsprechend der digitalen Modulator- und
Demodulator-Schaltung der vorliegenden Erfindung möglich, parallele Kodedaten mit
fester Länge in parallele Kodedaten mit variabler Länge zu modulieren, um der
Modulatorschaltung zu ermöglichen, eine Betriebsfrequenz aufzuweisen, die
niedriger als diejenige in dem konventionellen Fall ist, in welchem serielle Daten
moduliert werden. Daher ist es bei der erfindungsgemäßen digitalen
Modulatorschaltung möglich, leicht eine Modulation von Kodedaten fester Länge in
Kodedaten variabler Länge mit einer hohen Übertragungsgeschwindigkeit zu
verwirklichen. Weiterhin können die parallelen Kodedaten mit variabler Länge in
parallele Kodedaten mit fester Länge demoduliert werden, um der
Demodulatorschaltung zu ermöglichen, eine Betriebsfrequenz unterhalb derjenigen im
konventionellen Fall zu erlauben, in welcher serielle Daten demoduliert werden, um
dadurch eine einfache Demodulation in Kodedaten mit fester Länge bei einer
hohen Übertragungsgeschwindigkeit zu verwirklichen.
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Besondere Ausführungsformen des Modulators und Demodulators entsprechend
dieser Erfindung werden jetzt anhand der beigefügten Zeichnungen beschrieben
und gegenüber dem Stand der Technik abgegrenzt. Dabei zeigen:
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Fig. 1 ein Blockschaltbild zum Erläutern eines Grundaufbaus einer
erfindungsgemäßen digitalen Modulatorschaltung;
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Fig. 2 ein Blockschaltbild zum Erläutern eines Grundaufbaus einer
erfindungsgemäßen digitalen Demodulatorschaltung;
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Fig. 3 ein Blockschaltbild einer digitalen Modulatorschaltung entsprechend
einer Ausführungsform der vorliegenden Erfindung;
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Fig. 4 ein vereinfachtes Diagramm, das einen Datenfluß einer
erfindungsgemäßen digitalen Modulationsschaltung zeigt;
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Fig. 5 ein Blockschaltbild einer digitalen Demodulatorschaltung
entsprechend einer Ausführungsform der vorliegenden Erfindung;
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Fig. 6 ein vereinfachtes Diagramm, das einen Datenfluß einer
erfindungsgemäßen digitalen Demodulationsschaltung zeigt;
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Fig. 7 ein Blockschaltbild, das eine konventionelle digitale
Modulatorschaltung zeigt; und
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Fig. 8 ein Blockschaltbild, das eine konventionelle digitale
Demodulatorschaltung zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Das Folgende beschreibt eine Modulatorschaltung entsprechend einer
Ausführungsform der vorliegenden Erfindung anhand der beigefügten Zeichnungen.
Hier ist anzumerken, daß die vorliegende Ausführungsform eine Schaltung zum
Modulieren eines parallelen Kodes fester Länge in einen parallelen Kode mit
variabler Länge betrifft und es wird angenommen, daß die Datenmenge vor der
Modulation, nachdem die Daten einer RLL-(2, 7)-Modulation als Beispiel eines
Kodes variabler Länge, der in der vorliegenden Ausführungsform ausgeführt
wird, unterworfen wurden, verdoppelt ist.
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Die in der vorliegenden Ausführungsform beispielhaft dargestellte RLL-(2, 7)-
Modulation ist definiert, wie in Tabelle 1 gezeigt:
TABELLE 1
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Wenn parallele Daten eines Kodes mit fester Länge in parallele Daten mit einem
Kode mit variabler Länge moduliert werden oder wenn parallele Daten mit einem
Kode mit variabler Länge in parallele Daten mit einem Kode mit fester Länge
demoduliert werden ergibt sich ein Problem, daß dies nicht so ausgeführt
werden kann, daß die Modulation oder Demodulation aller Bits der eingegebenen
parallelen Daten beendet ist. D.h, sämtliche Bits der eingegebenen parallelen
Daten können allgemein nicht in Modulations- oder Demodulationseinheiten ohne
Rest aufgeteilt werden und daher bleibt ein Teil der Bits der eingegebenen
parallelen Daten, die zu modulieren oder zu demodulieren sind, als nicht
modulierte oder nicht demodulierte Restdaten übrig. Dieser Rest wird erzeugt, da
sämtliche Bits der in einem Zeitpunkt eingegebenen parallelen Daten allgemein
nicht ohne Rest in Modulations- oder Demodulations-Einheiten aufgeteilt werden
können.
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Tabelle 2 zeigt ein Beispiel des Erzeugens von Restdaten, die zu verarbeiten sind,
wenn parallele, binär kodierte Daten von 8 Bits in parallele RLL-(2, 7)-kodierte
Daten entsprechend der in Tabelle 1 gezeigten RLL-(2, 7)-Modulation moduliert
werden:
TABELLE 2
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(Hierbei bedeutet ":" eine Trennung von Bits; "REST" bezeichnet nicht
modulierte Restbits).
Das Folgende beschreibt einen Weg zum Lösen des obigen Problems des
Erzeugens solcher Restdaten anhand der Tabellen 1 und 2.
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Die ersten parallelen, binären 8-Bit-Daten, zum Beispiel 00000000b, werden in
zwei Teile 000 und 000 der MSB geteilt und die geteilten zwei Teile 000 und
000 werden in 000100 und 000100 moduliert. Die restlichen zwei Bits OO in
dem LSB entsprechen jedoch keinen der RLL-(2, 7)-kodierten Daten in Tabelle
1. Mit anderen Worten, die restlichen zwei Bits können nicht alleine moduliert
werden, ohne zu dem Kopf der weiteren eingegebenen parallelen Daten von ein
oder zwei Bits hinzugefügt zu werden, so daß die resultierenden, nicht
modulierten Bits als Restdaten erzeugt werden.
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Um dieses Problem zu lösen, werden die nicht modulierten Restbits
erfindungsgemäß dem Kopf der nächsten eingegebenen parallelen Binärdaten hinzugefügt,
so daß die nächsten eingegebenen parallelen Daten mit den Restbits oder den
hinzugefügten Bits der Modulation unterworfen werden. Auf diese Weise
können die Restbits der zuerst eingegebenen parallelen Daten zusammen mit
den nächsten eingegebenen parallelen Daten moduliert werden.
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Fig. 1 zeigt einen Grundaufbau einer digitalen Modulatorschaltung zum
Erläutern des Prinzips der vorliegenden Erfindung. Die eingegebenen Daten eines
Kodes mit fester Länge vor der Modulation werden in eine Logikschaltung 1
eingegeben, die z.B. aus einem ROM aufgebaut ist, wie durch die Daten a'
dargestellt, über die Flip-Flop-Schaltung 2, die in der Modulatorschaltung
vorgesehen ist. Hinsichtlich der Ausgangsdaten der Logikschaltung 1 bildet die
Logikschaltung 1 ein Ausgangssignal aus Daten nach der Modulation c, einem
modulierten Bitanzahlausgangssignal d, einem parallelen digitalen
Restbitausgangssignal e und einem Restbitanzahlausgangssignal f. Die digitalen
parallelen Restbitausgangsdaten e (nachfolgend als "Restbitausgangssignal"
bezeichnet) eines Kodes mit fester Länge stellen einen nicht modulierten Rest
der parallelen Digitaldaten eines Kodes mit fester Länge dar und die
Ausgangsdaten f (nachfolgend als "Restbitanzahlausgangssignal" bezeichnet) stellt die
Anzahl der Restbits dar, die in dem Restbitausgangssignal e enthalten sind. Das
Restbitausgangssignal e und das Restbitanzahlausgangssignal f werden von der
Logikschaltung 1 erzeugt, da sämtliche Bits der zu einem Zeitpunkt
eingegebenen parallelen Daten a allgemein nicht ohne Rest Modulationseinheiten
zugeordnet werden können, wenn ein Kode mit fester Länge in einen Kode mit variabler
Länge als Reaktion auf die vorherigen Eingangsimpulse b moduliert wird.
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Das Restbitausgangssignal e und das Restbitanzahlausgangssignal f werden
über das Flip-Flop 2 entsprechend als Restbiteingangsdaten g des Kodes mit
fester Länge der parallelen Digitaldaten und als Restbitanzahleingangssignal h,
das die Anzahl der Restbits oder der in dem Restbiteingangssignal g
enthaltenen Bits darstellt, zu der Logikschaltung 1 zurückgegeben, wobei das Flip-Flop
2 als Reaktion auf das Eingangstaktimpulssignal b betrieben wird.
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Mit anderen Worten, die als Reaktion auf die momentanen Eingangsimpulse zu
modulierenden Daten beinhalten die von einem externen Gerät zugeführten
Daten vor der Modulation a, das Restbiteingangssignal g entsprechend dem
Restbitausgangssignal e und das Restbitanzahleingangssignal h entsprechend
dem Restbitanzahlausgangssginal f, wobei die Ausgangssignale e und f als
Reaktion auf die vorherigen Eingangsimpulse b erzeugt werden, die vorher in
das Flip-Flop 2 eingegeben werden.
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An die Logikschaltung 1 angeschlossen ist eine Pufferschaltung 3, welche ein
Eingangssignal der Daten nach der Modulation c und das
Modulationsbitanzahlausgangssignal d ebenso wie den Eingangsimpuls b empfängt, um dadurch
parallele Daten i eines Kodes mit variabler Länge auszugeben, wobei die Bits
der parallelen Daten i sämtlich moduliert sind.
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Fig. 3 zeigt detaillierter eine bevorzugte Ausführungsform einer digitalen
Modulatorschaltung entsprechend der vorliegenden Erfindung in Fig. 1, wobei gleiche
Teile durch die gleichen Bezugszeichen bezeichnet sind.
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In Fig. 3 werden die eingegebenen Daten vor der Modulation a in parallele
Kodedaten c mit variabler Länge durch ein ROM 1 moduliert, das als eine
Logikschaltung wirkt. In diesem Modulationsvorgang zum Modulieren des Kodes mit
fester Länge in den Kode mit variabler Länge können sämtliche Bits von zu
einem Zeitpunkt eingegebenen parallelen Daten vor der Modulation a allgemein
nicht ohne Rest Modulationseinheiten zugeordnet werden. Daher kann die
Modulation der eingegebenen parallelen Daten vor der Modulation a nicht in
einer Einheit der Modulationsbitmenge abgeschlossen werden und ein Teil der
Bits der Daten vor der Modulation a bleibt als nicht modulierte Daten übrig und
resultiert im Erzeugen der Restdaten e. Der Rest e wird von dem ROM 1
ausgegeben, um über das Flip-Flop 2 als das Restbiteingangssignal g zu dem
ROM 1 zurückgegeben zu werden. Das Flip-Flop 2 wird als Reaktion auf einen
Eingangsimpuls b betrieben. Dann wird das Restbiteingangssignal g zusammen
mit den nächsten parallelen Daten vor der Modulation a moduliert, die zum
Zeitpunkt des nächsten Eingangsimpulses eingegeben werden. Da die Bitanzahl der
in dem Restdatenausgangssignal e enthaltenen Restdaten nicht konstant ist,
wird gleichzeitig das Restbitanzahlausgangssignal f über das Flip-Flop 2 als
Restbitanzahleingangssignal h zu dem ROM 1 zurückgegeben.
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Da die Anzahl der Bits in den Daten nach der Modulation c enthaltenen
modulierten Daten nicht konstant ist, wird das modulierte Bitanzahlausgangssignal d
gleichzeitig von dem ROM 1 ausgegeben.
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Hinsichtlich der von dem ROM 1 ausgegebenen Daten nach der Modulation c
weisen die Daten nach der Modulation c eine Datenmenge auf, die zweimal
größer ist als die Datenmenge der eingegebenen Daten vor der Modulation a
zusammen mit den in den Restbitdaten i enthaltenen Restdaten. Dann werden
die Daten nach der Modulation c in ein Ring-Schieberegister 9 eingegeben, wo
die eingegebenen Daten c entsprechend einem Datenverschiebebetrag u
verschoben werden, welcher durch eine Ring-Schieberegister- und Daten-
Selektor-Steuerung (nachfolgend als "BSDS-Steuerung" bezeichnet) 12 in solch
einer Weise berechnet wird, daß die eingegebenen Daten c kontinuierlich mit
dem modulierten Bit der Daten nach der Modulation angeordnet werden,
welche als Reaktion auf den vorherigen Eingangsimpuls moduliert wurden.
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Die Ausgangsdaten 5 des Ring-Schieberegisters 9, die in einen
Zwischenspeicher 10 einzugeben sind, weisen eine vierfach größere Datenmenge auf als
die Daten vor der Modulation a. Der Zwischenspeicher 10 ist aus zwei
Zwischenspeicher-Flip-Flops 10a und 10b aufgebaut, von denen jedes eine
Freigabefunktion für jedes Bit hat. Die BSDS-Steuerung 12 erzeugt außerdem ein
Freigabesignal t entsprechend den modulierten Bits der von dem ROM 1
ausgegebenen Daten nach der Modulation c und das Freigabesignal t wird
gleichzeitig in jedes der Zwischenspeicher-Flip-Flops 10a und 10b mit einer
Freigabefunktion für jedes Bit eingegeben, so daß nur die modulierten Bits der
Daten nach der Modulation c zwischengespeichert werden können.
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Ausgangsdaten des Zwischenspeichers 10 mit einer Freigabefunktion für jedes
Bit werden in zwei Datenteilen S1 und S2 weitergegeben, von denen jedes eine
Datenmenge aufweist, die zweimal größer als diejenige der Daten vor der
Modulation a ist. Jeder Teil der verteilten Daten S1 und S2 wird in einen
Datenselektor 11 eingegeben. Der Datenselektor 11 wird geschaltet, wenn die
Ausgangsdaten 5 des Ring-Schieberegisters 9, die durch den Zwischenspeicher
10 zwischengespeichert sind, über der Abgrenzung liegen oder mit der
Abgrenzung der eingegebenen parallelen Daten übereinstimmen, die in je zwei
Zwischenspeicher-Flip-Flops 10a und 10b eingetragen sind, von denen jedes
eine Freigabefunktion für jedes Bit aufweist. Der Umschaltvorgang des
Datenselektors 11 wird bewirkt durch Empfangen des Datenselektionssignals v,
welches von der BSDS-Steuerung 12 zum Selektieren der Daten, die von dem
Datenselektor 11 auszugeben sind, gesendet wird.
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Der Verschiebetrag u zum Verschieben der eingegebenen Daten c, die in das
Ring-Schieberegister 9 eingegeben sind, und das Daten-Umschaltsignal v zum
Umschalten des Datenselektors 11 werden durch die BSDS-Steuerung 12
entsprechend der von dem ROM 1 ausgegebenen Modulationsbitanzahl d
berechnet.
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Das Folgende beschreibt die Wirkungsweise der Pufferschaltung 3 aus den
Blöcken 9 bis 12 anhand von Fig. 4.
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Fig. 4 zeigt ein Beispiel eines Datenflusses, wenn binäre, kodierte, parallele
Daten 00000000b in die erfindungsgemäße Modulatorschaltung eingegeben
werden. In Fig. 4 stellt die vertikale Richtung die Zeitpunkte T1 bis T7 dar,
welche durch horizontale gestrichelte Linien bei den Eingangstaktimpulsen b
getrennt sind, während die horizontale Richtung in Fig. 4 die Daten der Blöcke
1, 2, 9, 10 und 11 darstellt, wobei die Daten durch vertikale gestrichelte Linien
getrennt sind. Die Daten jedes Blocks zu einem bestimmten Zeitpunkt T werden
festgelegt durch Abtrennen eines rechteckigen Bereiches durch die vertikalen
und horizontalen gestrichelten Linien.
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Die eingegebenen binären parallelen Daten 00000000 des Flip-Flops 2, die zum
Zeitpunkt T1 eingegeben werden, werden in dem Flip-Flop 2 zum Zeitpunkt T2
zwischengespeichert und die davon ausgegebenen Daten 00000000 werden in
das ROM 1 eingegeben, um in RLL-(2, 7)-kodierte Daten moduliert zu werden
und wirken als Ausgangssignal des ROM 1 zum Zeitpunkt T2, wobei der
Bereich der durch eine Pfeil-Linie angezeigten Bitmenge die modulierten Daten
darstellt (welche in diesem Fall durch 12 Bits dargestellt werden). Die Anzahl
der Bits der modulierten Daten ist in einem Bereich von 10 Bits bis 22 Bits
entsprechend der Grenze der Datenmodulation variabel. Mit Ausnahme der
modulierten 12 Bits ist der Rest sämtlich 0, ungeachtet der Modulationsgrenze.
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Dann werden zu einem Zeitpunkt T3 die in das Ring-Schieberegister 9
eingegebenen Daten c so verschoben, daß sie in der Zeitfolge entsprechend dem
Verschiebebetragsignal u, das von der BSDS-Steuerung 12 gesendet wird,
ausgerichtet sind und die verschobenen Daten 5 werden von dem
Ring-Schieberegister 9 ausgegeben. Zu dem Zeitpunkt T3 werden die Ausgangsdaten des
Ring-Schieberegisters 9 an der Flanke der parallelen Daten ausgerichtet, da die
ersten Daten in dem Ring-Schieberegister 9 verschoben werden.
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Zu dem Zeitpunkt T4 werden die eingegebenen parallelen Daten in dem Ring-
Schieberegister 9 so verschoben, daß sie so ausgerichtet sind, daß sie
kontinuierlich die zum Zeitpunkt T3 entsprechend dem von der BSDS-Steuerung 12
gesendeten Verschiebebetragsignal u verschobenen Daten fortsetzen, so daß
die verschobenen Daten von dem Ring-Schieberegister 9 ausgegeben werden.
Zu dem Zeitpunkt T4 werden aus den modulierten Daten, die von dem Ring-
Schieberegister 9 ausgegeben werden, die Daten in einem durch eine Pfeillinie
bezeichneten Bereich in dem Zwischenspeicher 10 zwischengespeichert, der
aus zwei Flip-Flops 10a und 10b mit einer Freigabefunktion für jedes Bit
gebildet ist. Die BSDS-Steuerung 12 berechnet, welcher Bereich der Bits
zwischenzuspeichern ist und das berechnete Ergebnis wird dann als ein
Freigabesignal t zu den Zwischenspeicher-Flip-Flops 10a und 10b gesendet. Zum
Zeitpunkt T4 liegen die ausgegebenen Daten nicht über der Grenze oder
stimmen mit der Grenze der in den zwei Zwischenspeicher-Flip-Flops 10a und
10b zwischengespeicherten Daten überein, obwohl die modulierten Daten von
12 Bits von dem Zwischenspeicher 10 ausgegeben werden. Daher treten keine
modulierten Ausgangsdaten von dem Datenselektor 11 auf.
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Zu dem Zeitpunkt T5 werden die modulierten Daten von 18 Bits von dem
Zwischenspeicher 10 ausgegeben, während die Ausgangsdaten über der
Abgrenzung zwischen den Daten der Zwischenspeicher-Flip-Flops 10a und 10b
liegen und daher werden modulierte Daten von dem Datenselektor 11
ausgegeben.
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Dann wird zu einem Zeitpunkt T6, da weitere modulierte Daten von dem
Zwischenspeicher 10 ausgegeben werden, während sie über der Abgrenzung
zwischen den Daten der zwei Zwischenspeicher-Flip-Flops 10a und 10b liegen,
daher das Ausgangssignal des Datenselektors 11 durch ein
Datenumschaltsignal v umgeschaltet, das von der BSDS-Steuerung 12 gesendet wird, so daß
die modulierten Daten i von dem Datenselektor 11 ausgegeben werden. Zu dem
Zeitpunkt T6 wird das Ausgangssignal des Datenselektors 11 einmal mehr
durch Senden eines Datenumschaltsignals v von der BSDS-Steuerung 12 zum
Zeitpunkt T7 umgeschaltet, so daß modulierte Daten i von dem Datenselektor
11 ausgegeben werden, da die zwei Worten entsprechenden modulierten Daten
gesichert werden. Hier ist anzumerken, daß, wenn das Datenumschaltsignal v
verändert wird, die modulierten Daten des Ausgangssignals i gesichert werden.
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Das Folgende beschreibt eine Demodulatorschaltung entsprechend einer
Ausführungsform der vorliegenden Erfindung anhand der Fig. 2, 5 und 6.
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Fig. 2 zeigt einen Grundaufbau einer digitalen Demodulatorschaltung zum
Erläutern des Prinzips der vorliegenden Erfindung. Eingegebene Daten vor der
Demodulation j eines Kodes mit variabler Länge werden, wie durch Daten j'
gezeigt, über eine in der Demodulatorschaltung vorgesehene
Flip-Flop-Schaltung 5 in eine Logikschaltung 4 eingegeben, die aus einem ROM oder
ähnlichem gebildet ist. Der digitale Demodulator beinhaltet weiterhin eine
Pufferschaltung 6, welche das Ausgangssignal von der Logikschaltung 4 empfängt.
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Die Logikschaltung 4 erzeugt ein Ausgangssignal aus Daten nach der
Demodulation 1, eine Demodulationsbitanzahl m, ein Restbitausgangssignal n und ein
Restbitanzahlausgangssignal o.
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Das Restbitausgangssignal n des digitalen parallelen Kodes mit variabler Länge
stellt einen Rest der parallelen Digitaldaten mit einem Kode mit variabler Länge
dar (nachfolgend als Restbitausgangssignal bezeichnet). Das
Restbitanzahlausgangssignal o stellt die Anzahl der Restbits dar, die in dem
Restbitausgangssignal n enthalten sind, welches erzeugt wird, da sämtliche Bits der zu einem
Zeitpunkt eingegebenen parallelen Daten j eines Kodes mit variabler Länge
allgemein Demodulationseinheiten nicht ohne Rest zugeordnet werden können,
wobei die eingegebenen parallelen Daten j in das Flip-Flop 5 eingegeben
werden, das als Reaktion auf die Eingangsimpulse k arbeitet. Über das Flip-Flop
5 werden das Restbitausgangssignal n und das Restbitanzahlausgangssignal o
zu der Logikschaltung 4 zunickgefzihrt als ein Restbiteingangssignal p eines
parallelen, digitalen Kodes mit variabler Länge (nachfolgend als
"Restbiteingangssignal" bezeichnet) und ein Restbitanzahleingangssignal q, die in dem
Restbiteingangssignal enthalten sind. Mit anderen Worten, bei einem Impuls
demodulierte Daten beinhalten die von einer externen Vorrichtung außerhalb
der Demodulatorschaltung eingegebenen Daten vor der Demodulation j, das
Restbiteingangssignal p von dem vorherigen Eingangsimpuls k und das
Restbitanzahleingangssignal q.
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Die Pufferschaltung 6 empfängt ein Eingangssignal der Daten nach der
Demodulation 1 des Demodulationsbitanzahlausgangssignals m und des
Eingangsimpulses k, um dadurch parallele Digitaldaten r eines Kodes mit fester Länge
auszugeben, wobei die Bits der Ausgangsdaten r sämtlich demoduliert sind.
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Noch detaillierter zeigt Fig. 5 den Aufbau einer digitalen Demodulatorschaltung
in Fig. 2 entsprechend einer Ausführungsform der vorliegenden Erfindung. Hier
ist anzumerken, daß die digitale Demodulatorschaltung der vorliegenden
Ausführungsform einen parallelen Kode mit variabler Länge in einen parallelen
Kode mit fester Länge demoduliert. Es wird ebenfalls angenommen, daß die
Datenmenge vor der Demodulation nach der Demodulation in der digitalen
Demodulatorschaltung um die Hälfte verringert ist und die anderen
Bedingungen mit denjenigen der in Fig. 3 gezeigten Modulatorschaltung übereinstimmen.
Wie in Fig. 5 gezeigt, ist in der digitalen Demodulatorschaltung der
vorliegenden Erfindung die Logikschaltung 4 aus einem ROM o.ä. aufgebaut. Die
Pufferschaltung 6 umfaßt ein Ring-Schieberegister 15, einen Zwischenspeicher
16, der aus zwei Flip-Flops 16a und 16b aufgebaut ist, von denen jedes eine
Freigabefunktion für jedes Bit aufweist, einen Datenselektor 17 und eine Ring-
Schieberegister- und Datenselektor-(BSDS)-Steuerung 18.
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Hinsichtlich der eingegebenen parallelen Daten des ROM 4, das als eine
Logikschaltung wirkt, werden die parallelen Digitaldaten j eines Kodes mit
variabler Länge (nachfolgend als "Daten vor der Demodulation" bezeichnet), ein
Restbiteingangssignal p eines digitalen, parallelen Kodes mit variabler Länge
und ein Restbitanzahleingangssignal q, das die Anzahl der Restbits darstellt, die
in dem Restbiteingangssignal des digitalen, parallelen Kodes mit variabler Länge
enthalten sind, an das ROM 4 angelegt.
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Hinsichtlich der Ausgangsdaten des ROM 4 gibt das ROM 4 parallele
Digitaldaten 1 eines Kodes mit fester Länge (nachfolgend als "Daten nach der
Demodulation" bezeichnet), eine Bitanzahl m eines Kodes mit fester Länge, welche
die Anzahl der in den Daten nach der Demodulation 1 enthaltenen Bits nach der
Demodulation darstellt, ein digitales, paralleles Restbitausgangssignal n eines
Kodes mit variabler Länge, das den Rest der Daten vor der Demodulation
darstellt, und ein Restbitanzahlausgangssignal o aus, das die Anzahl der in dem
digitalen, parallelen Restbitausgangssignal n enthaltenen Restbits darstellt.
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Das digitale, parallele Restbitausgangssignal n entsteht, da sämtliche Bits der
zu einem Zeitpunkt eingegebenen parallelen Daten vor der Demodulation
allgemein nicht in Demodulationseinheiten ohne Rest aufgeteilt werden können,
wenn ein Kode mit variabler Länge in einen Kode mit fester Länge demoduliert
wird.
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Das Flip-Flop 5 wird als Reaktion auf einen Eingangsimpuls k betrieben, so daß
das von der Logikschaltung 4 ausgegebene digitale, parallele
Restbitausgangssignal n und das Restbitanzahlausgangssignal o als das digitale, parallele
Restbiteingangssignal p ebenso wie das Restbitanzahleingangssignal q über das
Flip-Flop 5 zu dem ROM 4 zurückgeführt werden.
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Die Pufferschaltung 6 umfaßt das Ring-Schieberegister 15, den
Zwischenspeicher 16 aus zwei Zwischenspeicher-Flip-Flops 16a und 16b mit einer
Freigabefunktion für jedes Bit, einen Datenselektor 17 und eine
BSDS-Steuerung 18. Die Pufferschaltung 6 empfängt die Daten nach der Demodulation 1,
die Bitanzahl m eines Kodes mit fester Länge, welche die Anzahl der in den
Daten nach der Demodulation l enthaltenen Bits darstellt, und den
Eingangsimpuls k, um dadurch ein Ausgangssignal digitaler, paralleler Daten r eines
Kodes mit fester Länge zu bilden, dessen sämtliche Bits demoduliert wurden.
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Das Folgende beschreibt die Wirkungsweise der Demodulatorschaltung in Fig.
5.
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Die eingegebenen Daten vor der Demodulation j werden durch das ROM 4 in
parallele Kodedaten 1 mit fester Länge demoduliert. In dem obigen Fall können
allgemein sämtliche Bits der zu einem Zeitpunkt eingegebenen parallelen Daten
Demodulationseinheiten nicht ohne Rest zugeteilt werden. Daher kann ein Teil
der Bits der parallelen Kodedaten j mit variabler Länge nicht demoduliert werden
und erzeugt einen verbleibenden Rest n als nicht demodulierte Daten. Der Rest
n wird zu dem ROM 4 über das Flip-Flop 5 als Reaktion auf den nächsten
Eingangsimpuls k als Restbiteingangssignal p zurückgeführt und dann zusammen
mit den parallelen Kodedaten j mit variabler Länge, die bei dem nächsten
Eingangsimpuls k eingegeben werden, demoduliert. Da die Anzahl der Bits des
digitalen, parallelen Restbitausgangssignals n nicht konstant ist, wird
gleichzeitig die Restbitanzahl o als das Restbitanzahleingangssignal q über das Flip-Flop
5 zu dem ROM 4 zurückgeführt.
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Hinsichtlich der Daten nach der Demodulation 1 wird die Bitanzahl m des Kodes
nach der Demodulation mit fester Länge gleichzeitig von dem ROM 4
ausgegeben, da die Anzahl der darin enthaltenen Bits nach der Demodulation nicht
konstant ist.
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Die von dem ROM 4 ausgegebenen Daten nach der Demodulation 1 weisen eine
Datenmenge auf, welche die Hälfte derjenigen der eingegebenen Daten vor der
Demodulation j ist, zusammen mit dem Restbitausgangssignal n. Die Daten
nach der Demodulation 1 werden in das Ring-Schieberegister 15 eingegeben,
wo die eingegebenen parallelen Daten entsprechend einem Verschiebebetrag y
in solch einer Weise verschoben werden, daß die verschobenen Daten
kontinuierlich mit dem demodulierten Bit der Daten nach der Demodulation 1
angeordnet werden, die als Reaktion auf den vorherigen Eingangstaktimpuls
demoduliert wurden. Der Verschiebebetrag y wird durch die BSDS-Steuerung
18 berechnet.
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Die Ausgangsdaten w des Ring-Schieberegisters 15 mit einer Datenmenge, die
mit derjenigen der Daten vor der Demodulation j identisch ist, werden in die
Flip-Flops 16a und 16b des Zwischenspeichers 16 mit einer Freigabefunktion
für jedes Bit eingegeben. Inzwischen gibt die BSDS-Steuerung 18 ein
Eingangsfreigabesignal x aus, das jedem der Bits der von dem ROM 4 ausgegebenen
demodulierten Daten zugeordnet ist. Das Eingangsfreigabesignal x wird in den
aus den zwei Flip-Flops 16a und 16b, von denen jedes eine Freigabefunktion
für jedes Bit aufweist, gebildeten Zwischenspeicher 16 gleichzeitig mit der
Eingabe der Daten w eingegeben, so daß nur der demodulierte Teil der von dem
ROM 4 ausgegebenen Daten nach der Demodulation 1 in dem Zwischenspeicher
16 zwischengespeichert werden kann.
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Die Eingangsdaten w werden auf die zwei Flip-Flops 16a und 16b des
Zwischenspeichers 16 mit einer Freigabefunktion für jedes Bit in zwei Gruppen von
Daten w verteilt, von denen jede eine Datenmenge aufweist, die kleiner als die
Hälfte derjenigen der Daten vor der Demodulation j ist. Jede Gruppe der von
den Flip-Flops 16a und 16b ausgegebenen verteilten Daten W1 und W2 wird in
den Datenselektor 17 eingegeben. Der Datenselektor 17 wird umgeschaltet,
wenn die Ausgangsdaten des Ring-Schieberegisters 15 in dem
Zwischenspeicher 16 zwischengespeichert werden, während die zwischengespeicherten
Daten über der Abgrenzung von zwei Datengruppen in den zwei Flip-Flops 16a
und 16b liegen oder mit der Abgrenzung übereinstimmen. Der Umschaltvorgang
des Datenselektors 17 wird durch ein Datenumschaltsignal z bewirkt. Der Wert
des Verschiebebetrags y des Ring-Schieberegisters 15 und das Datenumschalt-
Timing z des Datenselektors 17 werden entsprechend der Modulationsbitanzahl
m, die von dem ROM 4 zu der BSDS-Steuerung 18 gesendet wird, berechnet.
Das Ring-Schieberegister 15 und der Datenselektor 17 werden gemäß dem
Datenverschiebebetrag y und dem Datenumschaltsignal z entsprechend
gesteuert.
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Bei der oben erwähnten Anordnung kann das Restbitausgangssignal n
zusammen mit dem Dateneingangssignal j eines Kodes mit variabler Länge als
Reaktion auf den nächsten Eingangsimpuls k demoduliert werden, um eine
Demodulation der Daten in paralleler Form zu erlauben, wenn Kodedaten mit
variabler Länge in Kodedaten mit fester Länge demoduliert werden.
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Das Folgende beschreibt die Wirkungsweise der aus den Blöcken 15 bis 18
bestehenden Pufferschaltung 6 anhand von Fig. 6.
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Fig. 6 zeigt ein Beispiel eines Datenflusses, wenn binär kodierte, parallele RLL-
(2, 7)-kodierte Daten kontinuierlicher 000100b-Muster in die
Demodulatorschaltung gemäß der vorliegenden Ausführungsform eingegeben werden. In
Fig. 6 stellt die vertikale Richtung die Zeitpunkte T1 bis T7 dar, welche durch
horizontale gestrichelte Linien voneinander getrennt sind, mit den
Eingangstaktimpulsen k, während die horizontale Richtung in Fig. 6 die Daten der Blöcke 4,
5 und 15 bis 17 darstellt, wobei die Daten durch vertikale gestrichelte Linien
voneinander getrennt sind. Die Daten jedes Blocks zu einem bestimmten
Zeitpunkt T werden festgelegt durch Abtrennen eines rechtwinkeligen
Bereiches mit den vertikalen und horizontalen gestrichelten Linien.
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Die RLL-(2, 7)-kodierten eingegebenen parallelen Daten mit 000100-Mustern
des Flip-Flop 5, die zu einem Zeitpunkt T1 eingegeben werden, werden zu
einern Zeitpunkt T2 in dem Flop-Flop 5 zwischengespeichert und deren
Ausgangsdatenmuster 000100 wird in das ROM 4 eingegeben, um von den RLL-
(2, 7)-kodierten Daten in binäre Daten demoduliert zu werden, die zum
Zeitpunkt T2 als Ausgangssignal des ROM 4 dienen, wobei die durch eine Pfeillinie
angezeigte Bitmenge die demodulierten Daten (in diesem Fall 6 Bits) darstellt.
Die Anzahl der Bits der demodulierten Daten ist variabel in einem Bereich von 5
Bits bis 11 Bits, entsprechend der Abgrenzung der Datendemodulation. Der
Rest, mit Ausnahme der demodulierten 6 Bits, sind sämtlich 0, ungeachtet der
Demodulationsgrenze.
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Dann werden zu einem Zeitpunkt T3 die Daten l, die in das Ring-Schieberegister
15 eingegeben werden, so verschoben, daß sie in zeitlicher Folge entsprechend
dem Verschiebebetragssignal y ausgerichtet sind, das von der BSDS-Steuerung
18 übertragen wird, und die verschobenen Daten w werden von dem Ring-
Schieberegister 15 ausgegeben. Zu dem Zeitpunkt T3 werden die
Ausgangsdaten des Ring-Schieberegisters 15 mit der Flanke der parallelen Daten
ausgerichtet, da die ersten eingegebenen parallelen Daten in dem
Ring-Schieberegister 15 verschoben werden.
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Zum Zeitpunkt T4 werden die eingegebenen parallelen Daten in dem Ring-
Schieberegister 15 so verschoben, daß sie die zu dem Zeitpunkt T3
verschobenen Daten kontinuierlich fortsetzen, entsprechend dem von der
BSDS-Steuerung 18 gesendeten Verschiebebetragssignal y, so daß die verschobenen Daten
w von dem Ring-Schieberegister 15 ausgegeben werden. Zu dem Zeitpunkt T4
werden aus den von dem Ring-Schieberegister 15 ausgegebenen demodulierten
Daten die Daten in einem durch eine Pfeillinie bezeichneten Bereich in dem aus
zwei Flip-Flops 16a und 16b mit einer Freigabefunktion für jedes Bit
aufgebauten Zwischenspeicher 16 zwischengespeichert. Die BSD S-Steuerung 18
berechnet, welcher Bereich der Bits zwischenzuspeichern ist und das
berechnete
Ergebnis wird als ein Freigabesignal x zu den Zwischenspeicher-Flip-Flops
16a und 16b gesendet. Obwohl die demodulierten Daten von 6 Bits von dem
Zwischenspeicher 16 zum Zeitpunkt T4 ausgegeben werden, liegen die
ausgegebenen Daten nicht über der Abgrenzung oder stimmn mit der Abgrenzung
der in den zwei Zwischenspeicher-Flip-Flops 16a und 16b
zwischengespeicherten Daten überein. Daher treten keine demodulierten Ausgangsdaten von dem
Datenselektor 17 auf.
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Zu dem Zeitpunkt T5 werden die demodulierten Daten von 9 Bits von dem
Zwischenspeicher 16 ausgegeben, während die ausgegebenen Daten über der
Abgrenzung zwischen den Daten der Zwischenspeicher-Flip-Flops 16a und 16b
liegen, und daher werden demodulierte Daten von dem Datenselektor 17
ausgegeben.
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Dann wird zu dem Zeitpunkt T6, in dem weitere demodulierte Daten von dem
Zwischenspeicher 16 ausgegeben werden, während sie über der Abgrenzung
zwischen den Daten der zwei Zwischenspeicher-Flip-Flops 16a und 16b liegen,
das Ausgangssignal des Datenselektors 17 durch ein von der BSDS-Steuerung
18 gesendetes Datenurnschaltsignal z umgeschaltet, so daß die demodulierten
Daten i von dem Datenselektor 11 ausgegeben werden. Zum Zeitpunkt T6 wird
das Ausgangssignal des Datenselektors 17 einmal mehr umgeschaltet durch
empfangen eines von der BSDS-Steuerung 18 gesendeten
Datenumschaltsignals z zum Zeitpunkt T7, da die demodulierten Daten entsprechend zwei
Worten gesichert werden, so daß demodulierte Daten r von dem Datenselektor
17 ausgegeben werden. Hier ist anzumerken, daß, wenn das
Datenumschaltsignal z verändert wird, die ausgegebenen demodulierten Daten r gesichert
werden.