CN1175825A - 用于viterbi解码器中的追溯方法及装置 - Google Patents

用于viterbi解码器中的追溯方法及装置 Download PDF

Info

Publication number
CN1175825A
CN1175825A CN97118022A CN97118022A CN1175825A CN 1175825 A CN1175825 A CN 1175825A CN 97118022 A CN97118022 A CN 97118022A CN 97118022 A CN97118022 A CN 97118022A CN 1175825 A CN1175825 A CN 1175825A
Authority
CN
China
Prior art keywords
state
delay
decision
time
reviewed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN97118022A
Other languages
English (en)
Inventor
崔栄培
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WiniaDaewoo Co Ltd
Original Assignee
Daewoo Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Daewoo Electronics Co Ltd filed Critical Daewoo Electronics Co Ltd
Publication of CN1175825A publication Critical patent/CN1175825A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
    • H03M13/4169—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

一种追溯装置,用于选择用于Viterbi解码器中的最可能的路径,该追溯装置包括一个或多于一个的处理元件,以基于一序列决定矢量进行追溯在它们之间以流水线方式连接。在每个处理单元中,在一预定周期期间延时N个决定矢量以产生1至N步延时决定矢量;在预定周期期间存储输入状态并产生1步延时状态;及多路复用装置基于1步延时状态顺序地对1步至N步延时的决定矢量进行多路复用,并将N步追溯状态提供给下一处理元件。

Description

用于VITERBI解码器中的追溯方法及装置
本发明涉及用于实现卷积码的最大似然解码的一种方法及装置，更具体地，涉及在Viterbi解码器中以有效方式在每一时钟周期处理多步追溯(trace-back)的方法及装置。
卷积码被广泛地用于数字通信系统，以便在给定噪声信道上减少产生误差的概率。它们的特征在于约束长度K及码率K0/n0，n0个信道符号是由编码器对于K0位输入数据而产生的。
通过使用卷积码，对于大的存储器m，可获得大的编码增益或等价地，一大的约束长度k＝m+K0。用于这些码的编码器是具有2m个状态的有限状态装置。最大似然解码器的复杂樜近似地正比于这些状态数，即它随m指数地增长。
Viterbi解码器是提供正向纠错的最大似然解码器。Viterbi解码在解码一序列编码符号，如一个位流中被使用。位流在通过各种媒体的通信传输中以各组代表表一符号瞬时的位可表示编码信息。在解码过程中，Viterbi解码器在每个符号瞬时回溯处理一序列的可能位序列以确定哪个位序列最可能被发送。从在一个符号瞬时或状态的位到下一个随后符号瞬时或状态的位的可能的转换是有限的。从一状态到下一状态的各可能的转换可以用图形表示并被定义为支路(branch)。一序列互连支路定义一路径(path)。每个状态在接收的位流中的下一位时仅能转换到有限数目的下一状态。因此，在解码处理期间一些路径残留下来，另一些路径则没有残留下来。通过消除这些不容许的转换路径，在确定最可能残留的路径方面的计算效率可被提高。Viterbi解码器典型地确定及计算与每个支路有关的支路尺度(branch metric)并使用该支路尺度来确定哪些路径将被残留及哪些路径不被残留。
在每个符号瞬时对每个可能支路进行支路尺度的计算。每个路径具有相关的尺度，累计成本，它在每个符号瞬时被更新。对于每个可能的转换，通过选择各种可能转换的支路尺度及在先状态上的路径尺度的和中较小的一个来获得下一状态的累计成本。
虽然多个路径残留了从一个符号瞬时到下个符号瞬时的转换，但仅具有一个最小累计成本路径。一序列符号瞬时被称为追溯。通过以最小累计成本延伸一路径的格子结构追溯的符号瞬时数目定义为了一追溯的长度或解码深度D。在追溯中与最小累计成本相关的格子结构中的单个状态被转换成在该符号瞬时被发送的最大可能位。该位被称为解码符号。
参照图1，它表示传统Viterbi解码器的概要框图，其特点在于约束长度为K＝7及码率为K0/n0＝1/2，因此允许M＝2m＝64状态(m＝K-K0＝6)。
卷积编码数据被输入到所有M个即64个支路尺度单元(BMU)。每个支路尺度单元11-i由第i状态指示信号表示，它代表用64个状态中的位S0i至S5i及第i状态的两个可能支路即可被导致第i状态的两个状态表达的第i状态。第i支路尺度单元11-i将基于卷积编码数据瞬时对两个可能的第i状态支路计算两个第i支路尺度值BMi1及BMi2，这两个第i支路尺度值BMi1及BMi2将提供给第i相加-比较-选择单元(ACSU)12-i。
第i相加-比较-选择单元12-i基于由第i支路尺度单元11-i供给的第i支路尺度值BMi1和BMi2及第i状态的两个在先的第i路径尺度值PMi1和PMi2来确定一个最大似然路径，其中这两个在先第i路径尺度值PMi1和PMi2的每一个是一个累计成本，即在先前时刻上两个可能支路的每个的另一端上的状态的路径尺度值。换言之，第i支路尺度值BMij(j＝1，2)被加到相应的第i路径尺度值PMij上；这两个相加结果彼此相比较；及将最大的一个值作为更新的第i累计成本即更新的第i路径尺度值PMui提供给路径尺度网络14。
第i相加-比较-选择单元12-i接收一对路径尺度值，它们相应于跟随从在路径尺度网络14中的64个更新路径尺度值中选出的第i状态的一个状态的两个可能支路，i的范围为从0至63。
与此同时，第i相加-比较-选择单元12-i也将用于更新的第i路径尺度值PMuj的第i决定位DBi提供给残留物存储单元13，其中第i决定位DB1代表用于指示与更新的第i路径尺度值PMui相对应的两个第i支路尺度BMi1和BMi2中一个的决定位。该决定位具有用于K0/n0卷积码的K0(＝1)维。来自所有M(＝64)个相加-比较-选择单元的全部K0×M(＝64)决定位形成了用于当前卷积编码数据CEK的64位决定矢量DVK。残留物存储单元13存储64位决定矢量DVK并基于64位决定矢量DVK追溯到预定解码深度D，以便找到未编码数据，即Viterbi解码数据。
参照图2，它表示具有解码深度为96的图1中的传统的残留物存储单元13，其中97个处理元件20-1至20-97在它门之间以流水线追溯方式相连接，以便在解码深度96上追溯。将当前决定矢量DVK及任一状态SK[5…0]例如000000输入到第一处理元件20-1；将先前二步决定矢量DVK-2及先前二步状态SK-2提供给第二处理元件20-2，余此类推，其中先前二步状态是基于先前决定矢量DVK-1通过对任一状态SK追溯完一步获得的。因为每个处理元件每一时钟周期完成一步追溯，最后的处理元件20-97将产生出Viterbi解码数据SK-194[5]，它是基于97个先前决定矢量DVK-98至DVK-194对任一状态SK追溯多达97步而产生的。
图3表示图2中一个处理元件的框图，用于说明K＝7及K0/n0＝1/2的Viterbi解码器的一步追溯过程。每个处理元件具有一个延时器31，一个缓冲器33，一个多路复用器(MUX)35及一个移位寄存器37；并进行一步追溯。
在每个时钟周期上，决定矢量DVK被移入到延时器31中，及已存在的先前决定矢量DVK-1被移向缓冲器33及多路复用器35。并且当每个时钟周期期间，具有6位的状态SK被耦合到移位寄存器37，且已存在的先前状态SK-1[5…0]被耦合到多路复用器35作为在64位先前决定矢量DVK-1中选择一位的选择信号。选择决定位被提供给下一处理元件的移位寄存器作为先前二步状态SK-2的第一位SK-2[5]并提供到移位寄存器37。与此同时，先前状态SK-1[5…0]的前5位SK-1[5…1]被移过一位以作为SK-2[4…0]被提供到下一处理元件的移位寄存器。
但是，在传统的追溯装置中，由于用于一步追溯的处理元件必须使用两个64位寄存器，一个64∶1多路复用器及K＝7及K0/n0＝1/2的一个移位寄存器，因此甚至对于中等速度，也需要大量的存储空间及硬件，使得难以实现传统Viterbi解码器的VLSI。
因此，本发明的主要目的在于提供一种用于Viterbi解码器中的通过在一个时钟周期中进行多步追溯而以最小数量的存储装置处理追溯以使可实现适当的VLSI的方法及装置。
根据本发明，提供了一种追溯装置，用于选择用在带有码率K0/n0的Viterbi解码器中的最可能的路径，n0个信道符号是由编码器对K0位输入数据而产生的，其中根据解码深度D被确定的，基于一序列决定矢量进行追溯的多个处理元件彼此以流水线方式连接，每个处理元件包括：
用于在一预定周期中延时N个决定矢量以产生1步至N步延时的决定矢量的装置，其中决定矢量在预定时间周期的一间隔被顺序地输入，并且N大于1并等于或小于解码深度D；
用于在预定周期期间存储一N步延时的决定矢量并将已存在的(N+1)步延时的决定矢量提供给下一处理元件的装置；
用于在该预定周期期间保存一输入状态以产生一1步延时的状态的装置；及
用于基于该1步延时的状态顺序地多路复用1步至N步延时的决定矢量，并将N步追溯状态提供给下一处理元件的装置，其中N步追溯状态代表一基于1步延时的状态通过该最可能路径被追溯过N步的状态。
从以下结合附图对优选实施例的说明将会使本发明的上述和另外的目的及特征更加阐明，附图为：
图1表示传统Viterbi解码器的概要框图；
图2提供了采用流水线追溯方式的97个处理元件的阵列，用于说明图1中的残留物存储单元；
图3是图2中用于进行一步追溯的处理元件的框图；
图4是根据本发明的的一个残留物存储单元的采用流水线追溯方式的33个处理元件的阵列；
图5表示根据本发明的用于进行三步追溯的图4中处理元件的框图。
参照图4，它表示根据本段明的一残留物存储单元的流水线追溯方式的33个处理元件的一个示例阵列，其中追溯是在33个处理元件的每个处理元件中以三步为一单位来进行的，以便对于残留物存储单元追溯过96步的解码深度。为了在一个处理单元中以四步为一单位进行追溯，对于96步的解码深度最好需要有25个处理元件。
在图4中，将决定矢量DVK及任一状态SK输入到第一处理元件100-1，及在同一时钟周期中，将另一决定矢量DVK-4及另一状态SK-4输入到第二处理元件100-2，余此类推，其中决定矢量DVK-4代表决定矢量DVK的先前四步决定矢量，及状态SK-4是在第一处理元件100-1中从状态SK-1进行三步追溯得到的一个状态。
参照图5，它表示根据本发明的残留物存储单元的处理元件的框图。为了说明起见，假设约束长度K＝7，码率K0/n0＝1/2，解码深度K＝96及每一时钟周期进行三步追溯。每个处理单元包括：一个延时器110，它具有第一、第二及第三存储器110-1至110-3；一个缓冲器120；第一、第二及第三多路复用器140-1至140-3；及一个状态寄存器130。
在每个时钟周期中，决定矢量DVK被移到延时器110的第一存储器110-1中；已存在于第一存储器110-1中的先前一步的决定矢量DVK-1被移到第二存储器110-2及第一多路复用器140-1中；先前二步的决定矢量DVK-2被移到第三存储器110-3及第二多路复用器140-2中；及先前三步的决定矢量DVK-3被移到缓冲器120及第三多路复用器140-3中。已存在于缓冲器120中的先前四步决定矢量DVK-2被提供给下一处理元件的延时器。换言之，在每个时钟周期中各决定矢量DV被右移一步。
并且在每个时钟周期的期间，状态SK被耦合到状态寄存器130；已经存在的先前6位状态SK-1[5…0]被耦合到第一多路复用器140-1作为第一选择信号，用以在形成先前一步决定矢量DVK-1的位中选择与其相应的一个位作为第一决定位。由第一选择信号选择的第一决定位被提供给第二多路复用器140-2作为最低阶位，即，SK-1的一步追溯状态SK-2的第五阶位SK-2[5]和SK-1的二步追溯状态SK-3的第四阶位SK-3[4]。
SK-1[5…0]的5个低位SK-1[5…1]，除最高阶位SK-1[0]外，均被移动一位以产生出SK-2[4…0]，因此，SK-1的一步追溯状态SK-2[5…0]被耦合到第二多路复用器140-2作为第二选择信号，用来在形成先前二步决定矢量DVK-2的位中选择与其相应的一个作为第二决定位。由第二选择信号选择的第二决定位被供给第三多路复用器140-3作为SK-1的二步追溯状态SK-3的第五阶位SK-3[5]。
SK-1的前4位SK-1[5…2]被移过二位以产生SK-3[3…0]，因此，SK-1的全部二步追溯状态SK-3[5…0]被耦合到第三多路复用器140-3作为第三选择信号，用来在先前三步决定矢量DVK-3的位中选择与其相应的一个位作为第三决定位。由第三选择信号选择的第三决定位作为最低阶位，即SK1的三步追溯状态SK-4的第五阶位SK-4(5)被提供。
SK-1的较低的3位SK-1[5·3]被移动三位移到较高阶，产生出SK-4[2·0]及SK-2[5]，即，SK-3[4]和SK-3[5]分别相应于SK-4[3]及SK-4[4]，因此，将SK-1的全部三步追溯状态SK-4[5…0]提供给下一处理元件的状态寄存器(未示出)。
因为第一、第二及第三多路复用器顺序地根据一个时钟周期内的全部6位状态的输入而进行操作，每个多路复用器的操作时间必须最大为1/3时钟周期，以使得可以在一个时钟周期中追溯过三步。每个多路复用器的操作时间愈小，追溯步数愈多。在图4及图5中，为了说明起见，表示出用于每时钟周期追溯三步的追溯装置。
如图3及图5所描述的，传统的追溯装置需要六个64位寄存器，三个64∶1多路复用器及三个6位寄存器用于通过三步追溯一状态，而根据本发明的追溯装置仅需要四个64位寄存器，三个64∶1多路复用器及一个6位寄存器用于每一时钟周期的三步追溯，由此大大地简化了装置。
虽然本发明是针对专门的实施例描述的，但对本领域的熟练技术人员来说，在不偏离以下权利要求书的精神和范围的前提下显然可以作出各种变化及修改。

Claims (7)

1、一种追溯装置，用于选择用在带有码率K0/n0的Viterbi解码器中的最可能的路径，n0个信道符号是由编码器对于K0位输入数据而生成的，其中基于解码深度D确定的，基于一序列决定矢量进行追溯的一个或多个处理元件在它们间以流水线方式连接，每个处理元件包括：
用于在一预定周期期间延时N个决定矢量以产生1步至N步延时的决定矢量的装置，其中这些决定矢量在预定周期间的一隔被顺序地输入，且N大于1并等于或小于解码深度D；
用于在预定周期期间存储一N步延时的决定矢量以将已存在的(N+1)步延时的决定矢量提供给下一处理元件的装置；
用于在该预定周期期间保存一输入状态以产生一1步延时的状态的装置；及
用于基于该1步延时的状态顺序地多路复用1步至N步延时的决定矢量，以将N步追溯状态提供给下一处理元件的装置，其中N步追溯状态代表基于1步延时的状态通过该最可能路径而被追溯过N步的状态。
2、根据权利要求1的装置，其中该延时装置包括N个串行连接的寄存器。
3、根据权利要求1的装置，其中多路复用装置包括N个多路复用器，以基于该1步延时的状态分别在1步至N步延时的决定矢量中选择N组的1步至N步决定位，其中具有K0位的各组决定位代表有关相应决定矢量中最可能路径的信息。
4、根据权利要求3的装置，其中一第i多路复用器基于(i-1)步追溯状态在形成i步延时的决定矢量的位中选择一组i步决定位，以将一i步追溯状态提供给第(i+1)个多路复用器，i的范围为从1至N，其中具有K0位的该组i步决定位称为i步追溯状态的最低K0位，且(i-1)步追溯状态的最低(N-1)×K0位被多动K0位，并被称为i步追溯状态的剩余位。
5、一种追溯方法，选择用在带有码率K0/n0的Viterbi解码器中的最可能的路径，n0个信道符号是由编码器对于K0位输入数据而生成的，其中基于一序列决定矢量进行追亿的一个或多个处理元件在它们间以流水线方式连接，每个处理元件中的N步追溯方法包括以下步骤：
(a)在一预定周期中延时N个决定矢量以产生1步至N步延时的决定矢量，其中这些决定矢量在预定周期的一间隔被顺序地输入，且N大于1并等于或小于解码深度D；
(b)在预定周期期间存储一N步延时的决定矢量并将已存在的(N+1)步延时的决定矢量提供给下一处理元件；
(c)在该预定周期期间保存一输入状态以产生一1步延时的状态；及
(d)基于该1步延时的状态顺序地对1步至N步延时的决定矢量进行多路复用，并将一N步追溯状态提供给下一处理元件，其中N步追溯状态代表基于1步延时的状态通过最可能路径被追溯过N步的状态。
6、根据权利要求5的方法，其中多路复用步骤包括N个多路复用阶段，以基于该1步延时的状态分别在1步至N步延时的决定矢量中选择N组的1步至N步决定位，其中具有K0位的每组决定位代表有关相应决定矢量中最可能路径的信息。
7、根据权利要求6的方法，其中第i多路复用阶段基于(i-1)步追溯状态在形成一i步延时的决定矢量的位中选择一组i步决定位，并将一i步追溯状态提供给第(i+1)多路复用阶段，i的范围为从1至N，其中具有K0位的该组i步决定位被称为i步追溯状态的最低K0位，且(i-1)步追溯状态的最低(N-1)×K0位被移动K0位，并被称为i步追溯状态的剩余位。
CN97118022A 1996-06-14 1997-06-16 用于viterbi解码器中的追溯方法及装置 Pending CN1175825A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960021448A KR100212836B1 (ko) 1996-06-14 1996-06-14 비터비 디코더의 트레이스백 진행 구조
KR21448/1996 1996-06-14

Publications (1)

Publication Number Publication Date
CN1175825A true CN1175825A (zh) 1998-03-11

Family

ID=19461883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97118022A Pending CN1175825A (zh) 1996-06-14 1997-06-16 用于viterbi解码器中的追溯方法及装置

Country Status (5)

Country Link
US (1) US5878092A (zh)
EP (1) EP0813308A3 (zh)
JP (1) JPH10117149A (zh)
KR (1) KR100212836B1 (zh)
CN (1) CN1175825A (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006964A (ko) * 1996-06-29 1998-03-30 김주용 격자복호기의 역추적장치
KR100237490B1 (ko) * 1997-11-29 2000-01-15 전주범 트렐리스 코드 데이터의 생존 경로 역추적 장치
KR100584530B1 (ko) * 1998-10-01 2006-09-22 삼성전자주식회사 고배속 비터비 검출기
JP3700818B2 (ja) * 1999-01-21 2005-09-28 Ｎｅｃエンジニアリング株式会社 誤り訂正回路
US6378106B1 (en) * 1999-05-28 2002-04-23 Lucent Technologies Inc. Viterbi decoding using single-wrong-turn correction
KR100580160B1 (ko) * 1999-09-14 2006-05-15 삼성전자주식회사 변형된 역추적 방식의 2단 연출력 비터비 알고리즘 복호화기
US6622283B1 (en) * 2000-01-28 2003-09-16 Nec Electronics, Inc. Digital signal processor decoding of convolutionally encoded symbols
TWI232652B (en) * 2000-10-08 2005-05-11 Koninkl Philips Electronics Nv Device for reconstructing a runlength constrained sequence
TW536872B (en) * 2002-07-03 2003-06-11 Via Optical Solution Inc Viterbi decoding device and method for multi-input data and multi-output data
US7171609B2 (en) * 2003-02-03 2007-01-30 Verisilicon Holdings Company Ltd. Processor and method for convolutional decoding
US7496159B2 (en) * 2003-12-01 2009-02-24 Mediatek Inc. Survivor memory management in a Viterbi decoder
US7275204B2 (en) * 2004-09-30 2007-09-25 Marvell International Ltd. Distributed ring control circuits for Viterbi traceback
US20060068911A1 (en) * 2004-09-30 2006-03-30 Microsoft Corporation Game console communication with a computer
KR100686170B1 (ko) 2004-11-30 2007-02-23 엘지전자 주식회사 디코딩 장치 및 이를 이용한 디코딩 방법
US8185810B1 (en) * 2007-04-13 2012-05-22 Link—A—Media Devices Corporation Low power viterbi trace back architecture
JP4585581B2 (ja) * 2008-06-24 2010-11-24 株式会社東芝 最尤復号器および復号方法
JP2010206570A (ja) * 2009-03-04 2010-09-16 Sony Corp 復号装置、復号方法
US11165446B1 (en) * 2020-11-05 2021-11-02 Nxp B.V. Parallel backtracking in Viterbi decoder

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571734A (en) * 1983-08-05 1986-02-18 International Business Machines Corporation Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel
FR2686751B1 (fr) * 1992-01-24 1997-03-28 France Telecom Procede de decodage a maximum de vraisemblance a treillis de decodage sous-echantillonne, et dispositif de decodage correspondant.
JP3042182B2 (ja) * 1992-05-29 2000-05-15 日本電気株式会社 再生データ検出方式
KR0135796B1 (ko) * 1994-11-14 1998-04-27 김광호 비터비복호기에서 트레이스백 수행장치

Also Published As

Publication number Publication date
US5878092A (en) 1999-03-02
KR100212836B1 (ko) 1999-08-02
EP0813308A3 (en) 2001-01-31
EP0813308A2 (en) 1997-12-17
KR980006963A (ko) 1998-03-30
JPH10117149A (ja) 1998-05-06

Similar Documents

Publication Publication Date Title
CN1175825A (zh) 用于viterbi解码器中的追溯方法及装置
JP3677257B2 (ja) 畳込み復号装置
US5935270A (en) Method of reordering data
EP0138598A2 (en) Error correction apparatus using a viterbi decoder
JP3280183B2 (ja) 通信システムおよび情報処理方法
KR100187964B1 (ko) 비터비 복호방법 및 비터비 복호장치
EP1102408B1 (en) Viterbi decoder
JPH10200421A (ja) ビタビデコーダにおける加算／比較／選択処理器
EP0945989A1 (en) Viterbi decoding
US6272661B1 (en) Minimum memory implementation of high speed viterbi decoder
US5594742A (en) Bidirectional trellis coding
KR100195741B1 (ko) 가변 레이트 비터비 복호화기
CN1379931A (zh) 维特比译码器的高速相加－比较－选择
US8301990B2 (en) Programmable compute unit with internal register and bit FIFO for executing Viterbi code
GB2407949A (en) Maximum likelihood detector which calculates path metric differences directly from data independent and path independent components
CN106452461A (zh) 一种通过矢量处理器实现viterbi解码的方法
JP4191053B2 (ja) トレリス・デコーダ用のメモリ管理アルゴリズム
CN1330467A (zh) 串行回溯的最大似然解码方法及其使用该方法的解码器
JP2002534902A (ja) 復号装置におけるエム・エル状態選択装置及び方法
WO2001003308A1 (en) Viterbi decoder
JP3235333B2 (ja) ビタビ復号方法およびビタビ復号化装置
KR100726170B1 (ko) 비터비 복호 장치 및 방법
KR100410995B1 (ko) 즉시역추적 알고리즘을 이용한 비터비 복호기용 생존경로메모리 관리 방법 및 그 장치
KR100459414B1 (ko) 터보 복호기의 복호 방법
KR100359805B1 (ko) 비터비 디코더 및 비터비 디코더의 디코딩 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication