KR101308099B1

KR101308099B1 - 단일스테이지 지연 추론적 어드레스 디코더

Info

Publication number: KR101308099B1
Application number: KR1020087015151A
Authority: KR
Inventors: 루크 밍-모우 싸이
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2005-11-28
Filing date: 2006-11-15
Publication date: 2013-09-12
Also published as: US20070121412A1; JP4920044B2; KR20080072927A; US7257045B2; CN101317230B; WO2007061710A1; EP1958204A1; TW200731287A; EP1958204B1; TWI446363B; CN101317230A; JP2009517980A

Abstract

어드레스 디코더. 상기 어드레스 디코더는 복수의 디코더 회로를 포함한다. 각각의 디코더 회로는 n-1 입력들을 수반한 제 1 로직 회로를 포함하는 제 1 스테이지를 포함하고, 여기서 상기 n-1 입력들은 각각의 디코더 회로에 제공되는 n 입력들의 서브셋(subset)이다. 각각의 디코더 회로는 제 2 및 제 3 로직 회로들을 수반한 제 2 스테이지를 더 포함한다. 제 2 및 제 3 로직 회로 모두 상기 제 1 로직 회로에 의해 제공되는 출력을 수신한다. 상기 제 2 로직 회로는 상기 n 비트들중 나머지 하나를 수신할 수 있는 반면, 상기 제 3 로직 회로는 그 비트의 보수(complement)를 수신한다. 상기 제 2 및 제 3 로직 회로는 각각 제 2 및 제 3 출력을 제공한다. 어드레스 디코더는 디코더 회로들 중 하나의 상기 제 2 또는 제 3 출력을 어서트하는 반면 나머지 디코더 회로들의 제 2 및 제 3 출력 둘다 디-어서트함으로써 복수의 어드레스 출력중 하나를 어서트하도록 구성된다.

추론적 디코딩, 어드레스 디코더, 디코더 회로, 어드레스 디코딩,디코딩 로직

Description

단일스테이지 지연 추론적 어드레스 디코더{UNI-STAGE DELAY SPECULATIVE ADDRESS DECODER}

이 발명은 로직 회로 및 특히 디코더 회로에 관한 것이다.

어드레스를 제공함으로써 특정 위치의 메모리 어레이가 엑세스된다. 각각의 어드레는 특정 수의 비트를 가지고 있다. 더욱 많은 수의 위치(locations)를 가진 더욱 큰 메모리 어레이는 더욱 많은 수의 어드레스 비트들을 요구한다. 따라서, 더 많은 어드레스 공간을 가진 더 큰 메모리 어레이들은 어드레스를 디코드하기위하여 더 많은 로직을 요구한다. 메모리 공간에 대한 요구는 기술이 발전함에 따라 증가하기에 어드레스 공간 및 요구되는 어드레스 디코더 로직의 양 또한 증가하고 있다. 종종 어드레스 디코더가 더욱 거대해짐에 따라 많은 양의 로직은 메모리 엑세스 속도에 병목현상을 일으킨다. 더나아가 더욱 많은 어드레스 공간을 위해 요구되는 부가적인 로직은 상당한 회로 영역, 전력 및 다른 자원들을 소비할 수 있다. 속도 증대가 요구되고, 회로 영역과 전력을 위하여 경합하는 더욱 많은 컴퓨터 자원(더욱 큰 메모리 포함)이 요구됨에 따라, 대규모 어드레스 공간을 디코딩하기 위한 필요에 따라 생성되는 회로 영역, 전력, 속도에 대한 증대되는 수요와 연관된 문제들이 악화되고 있다.

어드레스 디코더와 어드레스를 디코딩하는 방법이 설명된다. 일 실시예에서는, 어드레스 디코더는 복수의 디코더 회로를 포함하고 각각의 회로는 어드레스 슬라이스(slice)를 나타낸다. 각각의 디코더 회로는 n-1 입력을 수반하는 제 1 로직 회로를 포함하는 제 1 스테이지를 포함하고, 여기서 n-1 입력은 각각의 디코더 회로로 제공되는 n 입력의 부분 집합(subset)이다. 각각의 디코더 회로는 제 2 로직 회로 및 제 3 로직 회로를 수반하는 제 2 스테이지를 포함한다. 제 2 및 제 3 로직 회로는 제 1 로직 회로에 의해 제공되는 출력 신호를 수신한다. 상기 제 2 로직 회로는 n 비트들 중 n -1 비트들에 포함되지 않은 나머지 비트를 수신하는 반면에 제 3 회로는 그것의 보수(complement)를 수신한다. 제 2 및 제 3 로직 회로는 각각 제 2 및 제 3 출력 신호를 제공한다. 어드레스 디코더는 디코더 회로 중 하나의 제 2 또는 제 3 출력 신호 중 어느 하나를 어서트(assert)함으로써 복수의 어드레스 선택 출력(address selection output)들 중의 하나를 어서트하도록 구성된다.

어드레스를 디코딩하는 방법에는 2n 비트들을 어드레스 디코더에게 제공하는 것을 포함하고 2n 비트들중 절반은 n비트 어드레스인 어드레스 신호를 나타내고 나머지 절반은 n 어드레스 신호의 보수를 나타낸다. 복수의 비트 슬라이스들 각각에 대한 n-1 비트들의 조합에 대해 제 1 로직 기능(function)이 수행될 수 있고 여기서, 각각의 비트 슬라이스에 대한 조합은 다른 비트 슬라이스들에 비해 고유(unique)하다. 제 1 로직 기능은 제 1 출력 신호를 생성한다. 제 2 로직 기능은 제 1 출력 신호 및 상기 n-1 비트들중에 포함되지 않은 나머지 하나의 비트에 대해 수행되는 반면 제 3 로직 기능은 제 1 출력 및 상기 하나의 비트의 보수에 대해 실행된다. 일 실시예에서, 상기 하나의 비트는 가장 낮은 자리수의 어드레스 비트일수 있는 반면, n-1 비트들은 어스레스 신호 및/또는 그 보수를 포함하는 신호들의 조합의 나머지 더 높은 자리수 비트들이다. 제 2 및 제 3 로직 기능은 각각 제 2 및 제 3 출력 신호를 생성한다. 어드레스 디코더는 복수의 비트 슬라이스들중의 하나에 대한 제 2 또는 제 3 출력 신호들 중 하나의 어서트된 신호로서 어드레스 선택 출력을 제공한다. 반면 나머지 비트 슬라이스 각각에 대한 제 2 신호 및 제 3 신호는 디-어서트(deassert)된다.

본 발명의 다른 양상들은 다음의 하기 설명을 읽고 첨부된 도면을 참조한 후 분명히 드러날 것이다.

도 1 은 어드레스 디코더의 실시예를 나타내는 로직 다이어그램이다.

도 2 는 어드레스 디코더에서 사용되는 회로의 일 실시예의 도면이다.

도 3 은 참(true) 디코드를 위한 어드레스 디코더에서 사용되는 회로의 실시예의 진 디코드 동작을 나타내는 타이밍 다이어그램.

도 4 는 어드레스 디코더에서 사용되는 회로의 일 실시예의 거짓(false) 디코드 동작을 나타내는 타이밍 다이어그램이다.

발명이 다양한 변형물과 대안적인 형태로 바뀔 수 있으나, 여기서 특정 실시예는 도면에서 예시적인 목적으로 보여졌고 본원에서 자세히 설명될 것이다. 그러나, 도면과 그 상세설명은 도시된 특정 형태로 제한되도록 의도된 것이 아니라는 것이 이해되어야 한다. 반면에, 발명은 청구항에 의해 한정되는 본발명의 정신과 범주를 벗어나지 않는 모든 변경물, 등가물, 대안물을 포함한다.

도 1 은 어드레스 디코더의 실시예를 나타내는 로직 다이어그램이다. 도시된 실시예에서, 어드레스 디코더(100)는 복수의 디코더 회로(200)들을 포함한다. 복수의 디코더 회로들의 각각은 2-스테이지 디코더이고 어드레스 비트들의 슬라이스와 연관된다. 특정 실시예에서, 디코드되는 어드레스는 4개의 어드레스 비트들을 포함한다. 그러나, 2-스테이지 디코더는 부가적인 스테이지가 필요 없이 임의의 크기의 어드레스 공간으로 확장될 수 있다.

디코드되는 어드레스는 n-비트 어드레스이다. 어드레스 디코더는 2n 비트들의 입력을 수신하도록 접속된다. 여기서, 2n 비트들은 n 어드레스 비트들 및 상기 n 어드레스 비트들 각각의 보수를 포함한다. 디코더 회로들(200) 각각은 어드레스 비트들의 슬라이스에 대응하는 조합의 형태를 띠는 2n 입력 비트들을 수신하도록 접속된다. 따라서, 디코더 회로들(200)중 각각의 특정 하나에 의해 수신되는 비트들의 조합은 다른 디코더 회로들에 의해 수신되는 비트들의 조합들에 비해 고유하다. 각각의 디코더 회로(200)에 의해 수신되는 비트들은 어드레스 신호와 그 어드레스 신호들의 보수의 조합을 포함한다. 각각의 디코더 회로는 적어도 하나의 참(true) 어드레스 신호와 적어도 하나의 어드레스 신호의 보수를 수신하도록 접속한다.

디코더 회로들(200) 각각에 의해 수신되는 비트들은 그룹(group)으로 분할된다. n-1 비트들의 제 1 그룹은 각각의 디코더 회로(200)의 제 1 스테이지로의 입력 그룹으로 수신된다. 수신되는 비트들의 각각은 그 비트가 참 어드레스 신호인지 그 보수인지에 관계 없이 어드레스에서의 비트 위치에 대응한다. 각각의 디코더 회로(200)의 제 1 스테이지는 로직 기능(이 경우 도시된 게이트에의해 NOR기능이 구현됨)를 구현한다. 디코더 회로들(200)의 각각에 대해 보여진 NOR 게이트는 n-1 입력 신호들을 수신하고 제 1 로직 기능(이 실시예에서는 NOR)를 수행하도록 접속된다. 제 1 로직 게이트에 의해 수행되는 로직 기능은 N1노드에 전달되는 제 1 출력을 생성한다.

각각의 디코더 회로(200)에 의해 수신되는 분할된 비트들의 제 2 그룹은 참 어드레스 신호와 그 보수를 포함하고 제 1 그룹에 포함되지 않는 비트 위치에 대응된다. 도시된 실시예서, 어드레스 비트들중 최하위 비트(least significant bit)와 그 보수가 제 2 스테이지에 제공된다. 그러나 제 2 스테이지에 제공되는 어드레스 신호와 그 보수의 특정 비트 위치는 어드레스에서 최상위 비트(most significant bit)부터 최하위 비트까지의 임의의 비트 위치에 대응할 수 있다. 일반적으로, 어드레스 디코더(100)의 제 1 및 제 2 스테이지에 의해 수신되는 비트들은 특정 설계에 적합하게 어떤 조합으로도 분할될 수 있고, 제 2 스테이지에 의해 수신되는 특정 비트와 그 보수가 반드시 최하위 어드레스 비트에 대응해야하는 것은 아니다.

각각의 디코더 회로(200)의 제 2 스테이지는 병렬로 동작하도록 구성된 제 2 및 제 3 로직 게이트를 포함하고, 이 특정예에서, 제 2 및 제 3 로직 게이트 각각의 출력에 접속되는 인버터들을 포함할 수도 있다. 이 실시예에서 상기 로직 게이트들은 NAND게이트들이다. 특정 실시예에서 수행되는 제 2 및 제 3 로직 기능은 NAND 게이트들 및 그것들 각각의 접속된 인버터들의 조합에 의해 수행되는 AND 기능을 포함한다. NAND 게이트들 각각은 제 1 노드 N1에서 전달되는 제 1 출력을 수신하도록 연결된다. NAND 게이트들 중 하나는 참 어드레스 신호(이 실시예에서 A0)를 수신하기 위해 연결되는 반면 NAND게이트들 중의 다른 하나는 어드레스 신호의 보수(이 경우A0X)를 수신하도록 연결된다. NAND게이트들중의 하나의 출력은 노드 N3로 전달된다. 반면, 다른 NAND게이트의 출력은 노드 N4로 전달된다. 각각의 디코더 회로(200)는 한쌍의 출력을 포함하고 출력은 N3 또는 N4의 신호를 인버팅함으로써 제공된다. 상기 특정 디코더 회로는 선택 어드레스 슬라이스에 대응한다.

어드레스 디코더(100)의 동작의 예는 여기서 설명된다. 선택 어드레스가 출력(05)(스라이스(2)와 연관된 디코더 회로의 출력들중의 하나)에 대응한다고 가정하자. 이 어드레스--실시예에서 16개 중 5번째 어드레스--는 비트 형태로 0101으로 표현될 것이다. 이 어드레스는 그 보수(1010)와 함께 어드레스 디코더(100)에 제공된다. 슬라이스 2 에 대응하는 디코더 회로(200)의 제 1 스테이지 NOR 게이트는 A3, A2X, A1을 수신하도록 연결되어 있다. 0101의 입력 어드레스에 기반하여, A3, A2X, A1의 값들은 로직 0(logic zero)이다(예를 들어, A3 = 0, A2 = 1 따라서 A2X = 0, 그리고 Al = 0) 따라서 노드 N1은 로직 하이(logic high)로 어서트된다. 슬라이스 (2)에 연관된 디코더 회로에 의해 수신된 입력 신호와 다른 입력 신호들의 조합으로 인해, 다른 슬라이스들에 연관된 디코더 회로(200)의 각각에 대해, 노드 N1은 로직 0 이다.

출력(05)와 연관된 NAND 게이트는 노드 N1 에서의 신호 및 A0에 대응하는 어 드레스 신호를 입력으로써 수신하도록 연결된다. 출력(04)와 연관된 NAND 게이트는 노드 N1에서의 신호 및 어드레스 신호 A0의 보수 즉 A0X를 수신하도록 연결된다. 노드 출력(05)와 연관된 NAND 게이트에 제공되는 입력 신호들의 조합은 노드 N3에서 로직 0를 생성한다. 노드 출력(04)와 연관된 NAND 게이트에 제공되는 입력 신호들의 조합은 노드 N4에서 로직 1 를 생성한다. 노드 N4에서의 로직 1 은 그 노드와 연결된 인버터로 인해 출력(04)에서 로직 0으로 된다. 그러나 노드 N3에서의 로직 0 은 그 노드와 연결된 인버터로 인해 출력(05)에서 로직 1로 된다. 따라서 출력(05)는 0101의 입력 어드레스에 대응하는 선택 어드레스 출력이다.

일반적으로, 일 실시예에서 주어진 슬라이스와 연관된 디코더 회로(200)의 출력은 다음과 같은 등식을 통해 신속히 결정될 수 있다. 임의의 디코더 회로의 홀수에 대하여 노드 N3 의 값은 = N1 NAND A0 이고 그리고 따라서 그 대응하는 출력은 N3의 보수, 즉 N3X이다. 임의의 디코더 회로의 짝수 출력에 대해, 노드 N4의 값은 = N1 NAND A0X이다 따라서 대응하는 출력은 N4의 보수 즉 N4X이다. N1에서 주어진 주소에 대하여 하나의 비트 슬라이스만 로직 하이이기 때문에, 상기 어드레스는 어떤 선택 슬라이스인지와 A0 값을 결정함에 따라서 신속히 결정될 수 있다.

각각의 어드레스 슬라이스에 2-스테이지 이하의 디코드 스테이지가 적용되는 도 1 에 보여진 것과 같은 회로 구성을 이용하기에, 어드레스 공간의 크기에 관계 없이 빠른 디코드가 된다. 보여진 실시예는 부가적인 어드레스 슬라이스를 더하고, N1 출력이 생성되는 NOR 게이트(또는 다른 실시예에서 구현되는 다른 로직 기능)로 부가적인 수의 어드레스 비트 입력들을 더함으로써 어떤 크기의 어드레스 공간으로 확장될 수 있다. 따라서, 대규모의 어드레스 공간에서도, 본원에 설명된 기본적인 회로 구성의 사용이 디코드 동작이 두 스테이지에서 수행되게 한다. 더나아가, 회로는 오직 일스테이지의 지연(delay)(즉 제 2 스테이지)만 있도록 구성되고 따라서 지연의 양은 어드레스 공간의 크기에 관계없이 동일하다. 따라서, 어드레스 공간이 커짐에 따라 지연이 증가하는 다른 형태의 어드레스 디코더와 대조되게, 상기 어드레스를 디코딩하는 지연은 어드레스 공간의 크기에 관계 없이 실질적으로 동일하다.

도 2는 어드레스 디코더에서 사용되는 회로의 실시예의 계략도이다. 디코더 회로(200)는 위에서 설명한 바와 같이 어드레스 디코더(100)에서 사용될 수 있는 회로의 실시예이다. 도시된 실시예에서 디코더 회로는 A1 부터 AN까지의 복수의 입력 트랜지스터를 포함한다. 이러한 트랜지스터 각각의 게이트 단자(terminal) 에서 수신되는 입력들은 도 1 에서 보여진 각각의 디코더 회로의 제 1 스테이지에 의해 수신되는 n -1 입력들중의 하나에 대응된다. 이러한 입력 트랜지스터들은 연결된 NOR(wired-NOR) 형태로 구성되어 있다. 따라서 이러한 트랜지스터들중 어느 하나의 게이트 단자에서의 로직 하이 전압으로 인해 노드 N1에서 로직 로우 전압이 생성된다.

디코더 회로(200)는 패스게이트(passgate) 형태로 접속되어 있는 한쌍의 입력 트랜지스터들을 포함한다. 트랜지스터(QO)의 채널은 노드 N2 (인버터 I1으로 인해 노드 N1의 보수값을 갖음)와 노드 N3 사이에 접속한다. 반면, 트랜지스터 (QOX) 의 채널은 노드 N1 및 노드 N4 사이에 접속한다. 이러한 트랜지스터들 중 어느 하나의 게이트 단자에서의 로직 하이는 노드 N2에서의 로직 값이 접속된 다른 노드로 전송되도록 할 것이다. 이 두개의 트랜지스터들에서 입력 값들은 서로 보수관계이기 때문에, 어떤 트랜지스터도 어느 주어진 시간에서 활성화될 것이다.

양 출력 노드는 유지 회로(keeper circuit)(노드 N3와 N4에서 로직 하이를 유지하도록 구성된 회로)와 접속된다. 이 유지 회로는 약(weak) 유지회로 일 수 있는데 따라서 여기서 노드 N3 및 N4가 인버터의 출력을 변경하도록 충분히 풀다운(pull-down) 될 수 있고 따라서 크로우바 전류(crowbar current)를 최소화한다.

어드레스를 수신하기 전에 디코더 회로(200)은 사전충전(precharge) 동작을 하도록 구성된다. 이 특정 실시예에서 노드 N1, N3 및 N4는 사전충전된다. 이러한 사전충전 동작으로 인해 이러한 노드들 각각에서 로직 하이 전압이되고 더나아가 양회로의 출력들(O1)과 (O2)가 로직 로우 전압으로 떨어진다. 따라서, 어드레스가 수신될 때, 어드레스 디코더에 존재하는 각각의 디코더 회로(200)에 대한 N1 노드는 로직 하이( 따라서 N2 가 로직 로우이다)이다. 어드레스를 수락함에 따라, 입력 A1-AN중 적어도 하나가 로직 하이이기 때문에, 선택 슬라이스와 연관된 디코더 회로를 제외한 모든 디코더 회로들의 N1 노드는 로직 로우로 방전된다. 그러나 선택 비트 슬라이스와 연관된 디코더 회로(200)에 대한 N1은 하이로 유지되기 때문에, N2 는 로우로 유지되고, 따라서 어드레스의 수신은 N2 노드의 로우가 N3 또는 N4중의 하나로 급속하게 전달되는 것을 가능하게 할 수 있다. 따라서 더욱 신속한 디코드 동작이 가능해진다. 실제로, 사전충전 동작은 각각의 디코도 회로(200)에 대한 노드 N1을 하이로 풀(pull)하고, 여기서 제 1 스테이지에 제공되는 n-1 비트들이 그후에 수신되면, 선택 비트 슬라이스와 연관된 디코더 회로(200)을 제외한 모두에 대한 N1이 로우로 낮추어진다.

n-1 비트들이 수신되는 과정은 제 1 스테이지 이전에 각각의 디코더 회로(200)에 대한 N1 노드를 하이로 풀링함(pulling)으로써 추론적인 티코드를 가능하게 한다. 즉 선택 어드레스와 연관된 어드레스 슬라이스를 포함한 각각의 어드레스 슬라이스들에 대한 노드 N1 에서의 전압은 어드레스 디코더(100)의 임의의 디코더 회로(200)가 임의의 어드레스 비트들을 수신하기 전에 이미 로직 하이 상태로 되어 있을 것이다. 동작의 이 스테이지에서 노드 N1 에 대한 전압이 로직 하이 상태이기 때문에, 노드 N2에 대한 전압은 로직 로우 상태에 있는 반면 (사전 충전 동작으로 인해) 노드 N3 및 N 4는 로직 하이 상태에 있을 것이다. 상기에서 주지된 바와 같이, n-1 어드레스 비트들의 수신으로 인해, 선택 어드레스 슬라이스와 연관된 디코더 회로를 제외한 모든 디코더 회로에 대한 N1 노드는 로직 로우 상태로 떨어지게 된다. 선택 어드레스 슬라이스에 관한 디코더 회로(200)에 대한 N1은 하이로 남아있기 때문에 노드 N2 는 로우일것이고 따라서 분할된 어드레스 비트들의 제 2 그룹(즉 A0 및 A0X)의 수신은 노드 N2에서의 로우가 선택 슬라이스의 N3 또는 N4 중 하나에 전달되게 하고 어드레스 디코더(100)에 제공되는 어드레서에 관한 출력이 어서트(assert)된다.

회로의 동작은 도 3에 관하여 다음과 같이 설명될 수 있고 이 도면은 디코더 회로(200)의 진(true) 디코드 동작을 나타내는 타이밍 다이어그램이다. 여기서 보여진 타이밍 다이어 그램은 A0 비트는 로직 1을 갖다고 가정하고 디코더 회로는 선 택된 비트 슬라이스에 대응한다고 더 가정한다. 클락 신호의 상승 에지(rising edge)가 수신되면, 짧은 지연 후에, 사전 충전 동작이 디코더 회로(200)에서 개시된다. 사전충전 동작은 로우 전압을 사전충전 입력(PCH)로 연결함으로써 시작되고 그에 따라 대응되는 접속된 트랜지스터들을 작동시키고 노드 N1, N3, N4를 로직 하이 상태(즉 로직 하이 전압)로 풀링(pulling)한다. N1은 사전충전 동작이전에 이미 로직 하이 상태에 있을수 있으나 이 특정 예에서는 로우 상태에서 시작되는 것으로 도시되었다.

사전충전 동작 후의 짧은 지연 후에, 어드레스 비트들 및 그 보수들은 어드레스 디코더로 전달된다. 디코더 회로(200)은 각각의 비트들 (A1-AN)을 수신하며, 이 비트들은 제 1 스테이지에 전달되는 n-1 비트들에 대응하고, 선택 비트 슬라이스와 연관되어 있기 때문에 모두 로우이다. 각각의 입력 A1-AN은 로우이기 때문에, 노드 N1은 로직 하이 전압에 남아있다.(따라서 N2는 로직 로우 전압으로 남아있다) A0 비트가 트랜지스터 Q0 에 대한 입력에서 수신되기 전에 또다른 짧은 지연이 생기고 따라서 트랜지스터를 작동시킨다. 트랜지스터 Q0가 작동되면, 노드 N2에서 존재하는 로직 로우는 전달되도록 허용되고 따라서 노드 N3를 내린다(반면 N4는 도 2 에 도시된 사전충전과 유지 회로로 인해 하이 상태로 남아있다.) N3는 로우이고 N4는 하이이기 때문에, 출력 O1이 어서트되고 출력 O2는 디어서트된다.

회로의 동작은 도 4 에서 더 자세히 설명되었고 이 도면은 더코더 회로(200)의 거짓(false) 디코드 동작을 나타내는 타이밍 다이어 그램이다. 클락 신호의 상승 에지와 사전충전 동작 다음에, 디코더 회로(200)은 비트들 A1-AN을 수신한다. 이 경우 회로는 선택된 어드레스 슬라이스와 관련되어 있지 않고 따라서 비트들 A1-AN 중 적어도 하나는 로직 하이이다. 이러한 비트들중 적어도 하나에서 로직 하이로 인해 트랜지스터들 Q1-QN중 적어도 하나를 작동시키게 된다. 이러한 트랜지스터들중의 하나를 동작시킴으로 인해 노드 N1은 로우로 풀다운하고 따라서 노드 N2는 인버터 II에 의해 하이로 풀업된다. 노드 N2가 하이이면, Q0또는 Q0X가 하이로 있느냐에 관계 없이 N3 와 N4 모두 하이로 유지된다. 이 예에서는, A0 가 하이이기 때문에, 몇몇 실시예의 경우 노드 N3에서 조그만 글리치(glitch:조그만 오류, 오점)가 생성될 수 있다. 그러나, 출력 경로에서 인버터로 인해 이러한 글리치는 필터링 될 수 있다.

본 발명이 특정 실시예에 관하여 설명되어 오긴 하였으나 이러한 실시예는 예시적인 것이고 발명의 범주는 제한적이지 않다. 이러한 설명된 실시예의 임의의 변형물, 변경물, 추가물 및 개선물이 가능하다. 이러한 변형물, 변경물, 추가물 및 개선물은 다음 청구항에 상세히 설명된 발명의 범주에서 벗어나지 않을 것이다.

Claims

n-비트 어드레스를 디코드하도록 된 어드레스 디코더(address decoder)(100)로서,

상기 어드레스 디코더(100)는 각각이 n-비트 어드레스의 어드레스 슬라이스(slice)에 대응하는 복수의 디코더 회로들(200)을 포함하고, 여기서 상기 n-비트 어드레스의 각각의 어드레스 슬라이스는 상기 n-비트 어드레스의 부분이며, 상기 어드레스 디코더는 2n 비트들을 수신하도록 되어있고, 상기 2n 비트들의 절반은 상기 n-비트 어드레스의 비트들이고 상기 2n 비트들의 나머지 절반은 상기 n-비트 어드레스의 보수들(compliments)이며, 그리고 여기서 상기 디코더 회로들 각각은,

제 1 스테이지와, 상기 제 1 스테이지는 상기 2n 비트들의 n-1 비트들을 수신하도록 된 제1 로직 회로를 포함하고, 여기서 상기 제1 로직 회로는 제 1 출력 신호를 제공하도록 되어있으며; 그리고

제 2 스테이지를 포함하고, 상기 제 2 스테이지는 제2 로직 회로 및 제3 로직 회로를 포함하고, 상기 제2 로직 회로는 상기 제1 출력 신호를 수신하도록 접속된 인버터 및 상기 n-비트 어드레스의 비트들 중 상기 n-1 비트들에 포함되지 않는 지정된 일 비트를 수신하도록 접속된 게이트 단자를 가지는 제1 패스게이트 트랜지스터를 포함하고, 그리고 여기서 상기 제3 로직 회로는 상기 인버터 및 상기 지정된 일 비트의 보수를 수신하도록 접속된 게이트 단자를 가지는 제2 패스게이트 트랜지스터를 포함하고, 상기 제2 로직 회로는 제2 출력 신호를 제공하도록 되어있고 상기 제3 로직 회로는 제3 출력 신호를 제공하도록 되어있으며;

상기 어드레스 디코더는 복수의 디코더 회로들 중 하나의 제 2 또는 제 3 출력 신호들 중 하나를 어서트(assert)함으로써, 복수의 어드레스 선택 출력(address selection output)들 중 하나를 어서트하도록 되어있고, 상기 어드레스 선택 출력은 상기 n-비트 어드레스에 대응되는 것을 특징으로 하는 어드레스 디코더.
제 1 항에 있어서, 상기 어드레스 디코더는 2n 입력 신호들을 수신하도록 접속되어 있고, 상기 2n 입력 신호들의 절반은 n 어드레스 비트들에 대응하고, 상기 2n 입력 신호들의 나머지 절반은 상기 n 어드레스 비트들의 보수들에 대응하는 것을 특징으로 하는 어드레스 디코더.
제 2 항에 있어서, 상기 복수의 디코더 회로들 각각은 어드레스 신호들 및 어드레스 신호들의 보수(complementary address signals)의 조합(combination)을 수신하도록 접속되어 있는 것을 특징으로 하는 어드레스 디코더.
제 3 항에 있어서, 상기 복수의 디코더 회로들 중 특정한 일 회로에 의해 수신되는 어드레스 신호들 및 어드레스 신호들의 보수의 상기 조합은 그것이 나타내는 어드레스 슬라이스에 의존하는 것을 특징으로 하는 어드레스 디코더.
제 1 항에 있어서,

상기 어드레스 디코더는 상기 어드레스 디코더가 상기 n-비트 어드레스를 수신하기 전에 제1 노드에 대해 사전충전 동작(precharge operation)을 행함으로써 상기 복수의 디코더 회로들 각각을 위한 제1 출력 신호를 어서트하도록 된 것을 특징으로 하는 어드레스 디코더.
어드레스를 디코드하기 위한 방법으로서,

2n 비트들을 어드레스 디코더(100)에 제공하는 단계와, 여기서 상기 2n 비트들의 절반은 n-비트 어드레스의 어드레스 신호들을 나타내고 상기 2n 비트들의 나머지 절반은 상기 어드레스 신호들의 보수들을 나타내며, 상기 어드레스 디코더는 복수의 비트 슬라이스들을 포함하고 상기 복수의 비트 슬라이스들 각각은 상기 2n 비트들 중 n 비트들을 수신하도록 되어있으며;

상기 복수의 비트 슬라이스들 각각에 의해 수신된 n 비트들의 조합중 n-1 비트들에 대해 제1 로직 기능(logic function)을 수행하는 단계와, 여기서 상기 복수의 비트 슬라이스들 각각에 대한 n 어드레스 비트들의 조합은 상기 복수의 비트 슬라이스들의 다른 슬라이스에 비해 고유(unique)하고, 상기 복수의 비트 슬라이스들 각각에 대한 상기 제1 로직 기능은 상기 복수의 비트 슬라이스들 각각에 대한 대응하는 제1 출력 신호를 제공하며;

상기 복수의 비트 슬라이스들 각각에 대해 제2 로직 기능을 수행하는 단계와, 여기서 상기 제2 로직 기능의 수행은 상기 n-비트 어드레스의 비트들 중 상기 n-1 비트들에 포함되지 않는 지정된 일 비트를 제1 패스게이트 트랜지스터의 게이트 단자에 제공하는 것과 상기 제1 출력 신호를 상기 제1 패스게이트 트랜지스터의 소스 단자에 접속된 출력을 구비한 인버터에 제공하는 것을 포함하며, 상기 제2 로직 기능은 제2 출력 신호를 생성하며;

상기 복수의 비트 슬라이스들 각각에 대해 제3 로직 기능을 수행하는 단계와; 상기 제3 로직 기능의 수행은 상기 지정된 일 비트의 보수를 제2 패스게이트 트랜지스터의 게이트 단자에 제공하는 것과 상기 제1 출력 신호를 상기 인버터에 제공하는 것을 포함하며, 상기 인버터는 상기 제2 패스게이트 트랜지스터의 소스 단자에 접속된 출력을 더 구비하고, 상기 제3 로직 기능은 제3 출력 신호를 생성하며; 그리고

상기 복수의 비트 슬라이스들 중 하나의 비트 슬라이스에 대한 상기 제2 또는 제3 출력 신호들 중 하나를 어서트함으로써 어드레스 선택 출력을 제공하는 단계를 포함하고, 상기 어드레스 선택 출력은 상기 n-비트 어드레스에 대응하는 것을 특징으로 하는 어드레스 디코드 방법.
제 6 항에 있어서, 상기 제1 로직 기능으로부터의 상기 제1 출력 신호가 제1 회로 노드에 제공되고, 상기 제1 출력 신호의 반전(inversion) 신호가 제2 회로 노드에 제공되고, 상기 제1 출력 신호의 상기 반전 신호가 제3 회로 노드 또는 제4 회로 노드 중 하나에 제공되는 것을 특징으로 하는 어드레스 디코드 방법.
제 7 항에 있어서, 상기 2n 비트들을 상기 어드레스 디코더에 제공하기 전에 상기 제1 회로 노드에 대한 사전충전 동작을 수행함으로써 상기 복수의 비트 슬라이스들 각각에 대한 상기 제1 출력 신호를 어서트하는 단계를 더 포함하는 것을 특징으로 하는 어드레스 디코드 방법.
제 8 항에 있어서,

상기 어드레스 디코더가 상기 2n 비트들을 수신함에 응답하여 상기 복수의 비트 슬라이스들 중 상기 하나의 비트 슬라이스를 제외한 나머지 모든 비트 슬라이스들에 대해 상기 제1 출력 신호를 디-어서트 하는 단계를 더 포함하는 것을 특징으로 하는 어드레스 디코드 방법.
제 7 항에 있어서, 상기 2n 비트들을 상기 어드레스 디코더에 제공하기 전에 상기 복수의 비트 슬라이스들 각각에 대해 상기 제3 회로 노드 및 상기 제4 회로 노드 각각에 대한 사전충전 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 어드레스 디코드 방법.