JPS60193194A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS60193194A JPS60193194A JP59048702A JP4870284A JPS60193194A JP S60193194 A JPS60193194 A JP S60193194A JP 59048702 A JP59048702 A JP 59048702A JP 4870284 A JP4870284 A JP 4870284A JP S60193194 A JPS60193194 A JP S60193194A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- threshold voltage
- stage
- decoder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、デコーダ回路に関する。
（従来技術）
半導体集積回路は、近年その集精度がますます大きくな
り１％にランダムアクセスメモリ（以下ＲＡＭと称す）
回路に於いて、ＲＡＭセルのレイアウト上の大きさは非
常に小さくなり。
り１％にランダムアクセスメモリ（以下ＲＡＭと称す）
回路に於いて、ＲＡＭセルのレイアウト上の大きさは非
常に小さくなり。
Ｒ，ＡＭセル自体のノイズマージンは、極めて小さくな
り、ＲＡＭセル相互間の干渉による誤動作が大きな問題
となってきている。そのひとつに、′高速なアクセスタ
イムを盛装とするＲ Ａ Ｍに於いてＲＡＭアドレスデ
コーダ回路の各論理段の遅延時間に起因して、２つ以上
のアドレスを同時に選択する、いわゆる、Ｒ，ＡＭアド
レスのマルチセレクトの問題がある。
り、ＲＡＭセル相互間の干渉による誤動作が大きな問題
となってきている。そのひとつに、′高速なアクセスタ
イムを盛装とするＲ Ａ Ｍに於いてＲＡＭアドレスデ
コーダ回路の各論理段の遅延時間に起因して、２つ以上
のアドレスを同時に選択する、いわゆる、Ｒ，ＡＭアド
レスのマルチセレクトの問題がある。
免１図（ａ）は、従来技術によるアドレスデコーダ回路
の一例である。Ｉ Ａ 、 Ｉ Ｂは入力端子、Ｇｌ
１．Ｇ１３はインバータ回路、Ｇ１２はＮＡＮＤ回路、
８１１−８１８は、各論理回路を接続する信号線、ＩＣ
，ＩＤ、ｉＥ、 ＩＰは出力端子である。第１図（ａ）
のデコーダ回路は２−４デコ一ダ回路として一般に既知
であるので詳細説明は省略するが機能としては４種のそ
れぞれ異なる入力に対し異なる１個の出力のみを選択す
る機能を有する。第１図（ａ）のデコーダ回路のインバ
ータ回路Ｇｌ １ 、 Ｇｌ ３およびＮＡＮＤ回路Ｇ
１２は、一般にほぼ同じスレッショルド電圧を有してい
る。
の一例である。Ｉ Ａ 、 Ｉ Ｂは入力端子、Ｇｌ
１．Ｇ１３はインバータ回路、Ｇ１２はＮＡＮＤ回路、
８１１−８１８は、各論理回路を接続する信号線、ＩＣ
，ＩＤ、ｉＥ、 ＩＰは出力端子である。第１図（ａ）
のデコーダ回路は２−４デコ一ダ回路として一般に既知
であるので詳細説明は省略するが機能としては４種のそ
れぞれ異なる入力に対し異なる１個の出力のみを選択す
る機能を有する。第１図（ａ）のデコーダ回路のインバ
ータ回路Ｇｌ １ 、 Ｇｌ ３およびＮＡＮＤ回路Ｇ
１２は、一般にほぼ同じスレッショルド電圧を有してい
る。
第１図（ｂ）は、第１図（ａ）の各論理ゲートの遅延時
間を２ｔ（ｔはある規格化された単位時間とする）とし
たときの各端子及び信号線の電位状態を示す。Ｖｏは低
レベル電圧（論理的意味は例えばＩＩ ｏ ｎ ） 、
■１は高レベル電圧（論理的意味は例えば１１１％）
を示す。第１図（ａ）のデコーダ回路の出力は、高レベ
ルの時、意味がある（有効である）が、第１図（ｂ）で
明白な様に、出力端子ＩＣとＩＤとの波形、また出力端
子ＩＥとｌＦとの波形は時間２ｔの間だけ、同時に有効
となっており、微細なデメンシ四ンでかっ、高速なＲＡ
Ｍの場合、いわゆるマルチセレクトの問題を含んでいる
という欠点がある。
間を２ｔ（ｔはある規格化された単位時間とする）とし
たときの各端子及び信号線の電位状態を示す。Ｖｏは低
レベル電圧（論理的意味は例えばＩＩ ｏ ｎ ） 、
■１は高レベル電圧（論理的意味は例えば１１１％）
を示す。第１図（ａ）のデコーダ回路の出力は、高レベ
ルの時、意味がある（有効である）が、第１図（ｂ）で
明白な様に、出力端子ＩＣとＩＤとの波形、また出力端
子ＩＥとｌＦとの波形は時間２ｔの間だけ、同時に有効
となっており、微細なデメンシ四ンでかっ、高速なＲＡ
Ｍの場合、いわゆるマルチセレクトの問題を含んでいる
という欠点がある。
（発明の目−的）
本発明の目的は、デコーダ回路に用いる各論理ゲート回
路のスレッシせルド電圧を適切に設定することによりア
ドレスのマルチセレクトを除去できるデコーダ回路を提
供することにある。
路のスレッシせルド電圧を適切に設定することによりア
ドレスのマルチセレクトを除去できるデコーダ回路を提
供することにある。
（発明の構成）
本発明の回路は、それぞれ２値情報のいずれか一方を情
報とする複数の第１の入力信号からインバ〜り回路によ
りそれぞれ対応する２値情報の他方を情報とする第２の
入力信号を生成し前記第１の入力信号と前記第２の入力
信号との予めさだめた組合せのＮＡＮＤまたはＮＯＲを
とってデコード信号を作成する否定論理ゲート回路から
なるデコード回路において、 前記インバータ回路を第１段とする偶数番目の否定論理
ゲート回路のスレッショルド電圧は前記インバータ回路
を第１段とする奇数番目の否定論理ゲート回路のスレッ
ショルド電圧より高い否定論理ゲート回路を含んで構成
される。
報とする複数の第１の入力信号からインバ〜り回路によ
りそれぞれ対応する２値情報の他方を情報とする第２の
入力信号を生成し前記第１の入力信号と前記第２の入力
信号との予めさだめた組合せのＮＡＮＤまたはＮＯＲを
とってデコード信号を作成する否定論理ゲート回路から
なるデコード回路において、 前記インバータ回路を第１段とする偶数番目の否定論理
ゲート回路のスレッショルド電圧は前記インバータ回路
を第１段とする奇数番目の否定論理ゲート回路のスレッ
ショルド電圧より高い否定論理ゲート回路を含んで構成
される。
（実施例）
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第２図は、本発明の説明の基礎となる、論理ゲートの入
力波形と出力波形の関係図である。
力波形と出力波形の関係図である。
第２図に於いては第２図（２ａ）に示すようにインバー
タ回路Ｇ２１を例として用いる。但しＮＡＮＤ回路やＮ
ＯＲ回路も理論は全く同じである。第２図（２ａ）に於
いて、ＶＩＮは入力端子、Ｇ２１はインバータ回路、Ｖ
ＯＵＴは出力端子である。
タ回路Ｇ２１を例として用いる。但しＮＡＮＤ回路やＮ
ＯＲ回路も理論は全く同じである。第２図（２ａ）に於
いて、ＶＩＮは入力端子、Ｇ２１はインバータ回路、Ｖ
ＯＵＴは出力端子である。
第２図（２ｂ）は入力端子ＶＩＮに印加される波形、第
２図（２Ｃ）はインバータ回路Ｇ２１のスレッショルド
電圧をＶＴＲとしたときの出力端子ＶＯＵＴＫ表われる
波形ＶＯＵＴ（ＶＴ）１）、第２図（２ｄ）は、インバ
ータ回路Ｇ２１のスレッショルド電圧をＶＴＭとしたと
きの出力端子ＶＯＵＴの波形ＶＯＵＴ（ＶＴＭ）、第２
図（２ｅ）ｒｒ＋ Ｊｓノ）＜ ＪｒＦｉｌＭｆｌＱｌ
ｆｆｉ−ｔｌ／−、＋＋／ ｆｉ７Ｌ４’！ｉｔ、電圧
をＶＴＬとしたときの出力端子ＶＯＵＴの波形ＶＯＵＴ
（ＶＴＬ）を示す。
２図（２Ｃ）はインバータ回路Ｇ２１のスレッショルド
電圧をＶＴＲとしたときの出力端子ＶＯＵＴＫ表われる
波形ＶＯＵＴ（ＶＴ）１）、第２図（２ｄ）は、インバ
ータ回路Ｇ２１のスレッショルド電圧をＶＴＭとしたと
きの出力端子ＶＯＵＴの波形ＶＯＵＴ（ＶＴＭ）、第２
図（２ｅ）ｒｒ＋ Ｊｓノ）＜ ＪｒＦｉｌＭｆｌＱｌ
ｆｆｉ−ｔｌ／−、＋＋／ ｆｉ７Ｌ４’！ｉｔ、電圧
をＶＴＬとしたときの出力端子ＶＯＵＴの波形ＶＯＵＴ
（ＶＴＬ）を示す。
■。、Ｖｌは各々信号の低レベル電圧＠埋１１０″）高
レベル電圧（論’Ｉ ”１ ”） ヲ示ｆ。ＶＴＬ、’
ＶＴＭ。
レベル電圧（論’Ｉ ”１ ”） ヲ示ｆ。ＶＴＬ、’
ＶＴＭ。
ＶＴＨはスレッショルド電圧を示し、相対的な高さをＶ
ｏ、Ｖｌと関連づけて示す。ｔは規格化された単位時間
を示す。
ｏ、Ｖｌと関連づけて示す。ｔは規格化された単位時間
を示す。
理想的なインバータ回路Ｇ２１の出力は、入力電圧がス
レッショルド電圧に達した時点から変化を開始する。出
力波形の立上り時間はインバータ回路Ｇ２１の出力イン
ピーダンスと出力容量及び、出力端子に加わる外部負荷
容量によって決まる。
レッショルド電圧に達した時点から変化を開始する。出
力波形の立上り時間はインバータ回路Ｇ２１の出力イン
ピーダンスと出力容量及び、出力端子に加わる外部負荷
容量によって決まる。
第２図（２ｆ）は、各スレッショルド電圧と出力波形を
重ねたものである。第２図（２ｆ）かられかる通り、出
力はスレッショルド電圧が高い場合は、立下りは比較的
遅く動作しはじめ、立上りは速く動作しはじめる。ｊス
レッショルド電圧が低いと、その逆である。
重ねたものである。第２図（２ｆ）かられかる通り、出
力はスレッショルド電圧が高い場合は、立下りは比較的
遅く動作しはじめ、立上りは速く動作しはじめる。ｊス
レッショルド電圧が低いと、その逆である。
第１図（Ｃ１は、第１図（ａ）の従来のデコーダ回路の
各端子、信号線の波形を、第２図で示した動作原理にも
とすいて示したものである。従来のデコーダ回路のスレ
ッショルド電圧は、全ての論理ゲートに於いてほぼ同じ
であるので、その電圧をＶＴＭとして動作を示す。第１
図（Ｃ）の（ｌｋ）〜（Ｉｎ）で解かる通り時間２ｔの
間の波形の重なりがデコーダ出力信号端子に表われる。
各端子、信号線の波形を、第２図で示した動作原理にも
とすいて示したものである。従来のデコーダ回路のスレ
ッショルド電圧は、全ての論理ゲートに於いてほぼ同じ
であるので、その電圧をＶＴＭとして動作を示す。第１
図（Ｃ）の（ｌｋ）〜（Ｉｎ）で解かる通り時間２ｔの
間の波形の重なりがデコーダ出力信号端子に表われる。
第３図１ （ａ）は１本発明の一実施例を示す回路図で
ある。３Ａ、３Ｂは、入力端子、８３１〜５３８は、各
論理ゲート回路を接続する信号線％３ｃ。
ある。３Ａ、３Ｂは、入力端子、８３１〜５３８は、各
論理ゲート回路を接続する信号線％３ｃ。
３Ｄ、’３Ｅ＊３Ｆは出力端子である。Ｇ３１及び０３
３祉、インバータ回路、Ｇ３２は、ＮＡＮＤ回路である
。本デコーダ回路の論理機能は、第１図（ａ）と同様に
、２−４デコーダとして既知であるので詳細は、省略す
る。
３祉、インバータ回路、Ｇ３２は、ＮＡＮＤ回路である
。本デコーダ回路の論理機能は、第１図（ａ）と同様に
、２−４デコーダとして既知であるので詳細は、省略す
る。
本実施例においてけ氾１段目のインバータ回路Ｇ３１と
、第３段目のインバータ回路Ｇ３３のスレッショルド電
圧は比較的低く、即ちＶＴＬに設定している。また、偶
数段である熱２段目のＮＡＮＤ回路Ｇ３２のスレッショ
ルド電、圧は比較的高く、即ち、ＶＴＲに設定している
。
、第３段目のインバータ回路Ｇ３３のスレッショルド電
圧は比較的低く、即ちＶＴＬに設定している。また、偶
数段である熱２段目のＮＡＮＤ回路Ｇ３２のスレッショ
ルド電、圧は比較的高く、即ち、ＶＴＲに設定している
。
スレッショルド電圧の設定については種々の方法がある
がここでは０Ｍ０８回路の場合についてのべる、トラン
ジスタ単体のスレッショルド電圧がプロセス上で決定し
ている場合には、０Ｍ０８回路に於けるスレッショルド
電圧はＮチャンネルトランジスタとＰチャンネルトラン
ジスタのサイズの比ｒで決まり、例えばＣＭＯＳインバ
ータの場合にはｒを犬にすればスレッショルド電圧を低
くでき、ｒを小にすればスレッショルド電圧を高くする
ことができる。Ｎチャンネルトランジスタ、Ｐチャンネ
ルトランジスタの実効幅、実効長をそれぞれＷＮ、ＬＮ
、Ｗｐ。
がここでは０Ｍ０８回路の場合についてのべる、トラン
ジスタ単体のスレッショルド電圧がプロセス上で決定し
ている場合には、０Ｍ０８回路に於けるスレッショルド
電圧はＮチャンネルトランジスタとＰチャンネルトラン
ジスタのサイズの比ｒで決まり、例えばＣＭＯＳインバ
ータの場合にはｒを犬にすればスレッショルド電圧を低
くでき、ｒを小にすればスレッショルド電圧を高くする
ことができる。Ｎチャンネルトランジスタ、Ｐチャンネ
ルトランジスタの実効幅、実効長をそれぞれＷＮ、ＬＮ
、Ｗｐ。
Ｌ、とすればサイズの比ｒは
であり製造に際してスレッショルド電圧を設定すること
ができる。
ができる。
第３図（１））は第３図（ａＦ）デコーダ回路の動作詳
細図である。第２図の動作原理に基づいて第３図（ｔ）
Ｊの（３ａ）〜（３ｎ）は第３図（ａ）の各信号端子及
び各信号線の動作波形上時間と時間の関係を示している
。第３図（ｂｌの（３ｋ）〜（３ｎ）で解かる通り、出
力端子３Ｃ〜３Ｆの各出力波形は少なくとも時間３を以
上はなれており、重なりがない。
細図である。第２図の動作原理に基づいて第３図（ｔ）
Ｊの（３ａ）〜（３ｎ）は第３図（ａ）の各信号端子及
び各信号線の動作波形上時間と時間の関係を示している
。第３図（ｂｌの（３ｋ）〜（３ｎ）で解かる通り、出
力端子３Ｃ〜３Ｆの各出力波形は少なくとも時間３を以
上はなれており、重なりがない。
本実施例では、単に２−４デコーダを１例として示した
が、本発明はこれに限るものではなく、否定論理ゲート
回路を基本として成る他のいがなる多入力のデコーダ回
路も本発明を用いれば、本実施例と同様に、有効極性の
デコーダ回路出力を同時に重ならない様に構成出来るこ
とは明らかである。
が、本発明はこれに限るものではなく、否定論理ゲート
回路を基本として成る他のいがなる多入力のデコーダ回
路も本発明を用いれば、本実施例と同様に、有効極性の
デコーダ回路出力を同時に重ならない様に構成出来るこ
とは明らかである。
（発明の効果）
本発明にはデコーダ回路の各論理段の論理ゲート回路の
スレッショルド電圧を異なえて設定→−スとＪ−ｆ上り
一デコー４′同銘出力の左右１緬袢が重なることを防止
し、高速なＲＡＭ回路のデコーダとして用いることによ
って、ＲＡＭアドレスのマルチセレクトを防止できると
いう効果がある。
スレッショルド電圧を異なえて設定→−スとＪ−ｆ上り
一デコー４′同銘出力の左右１緬袢が重なることを防止
し、高速なＲＡＭ回路のデコーダとして用いることによ
って、ＲＡＭアドレスのマルチセレクトを防止できると
いう効果がある。
第１図（ａ）は従来のデコーダ回路の例を示す回路図、
第１図（ｂｌは第１図（ａｔの各信号端子及び各信号線
の波形図、第１図（Ｃ）は第１図（ａ）の各信号波形と
スレッショルド電圧との関係の詳細波形図、第２図帥＆
樽は入力波形、スレッショルド電圧及び出力波形の関係
図、第３図ｆａ）は本発明の一実施例を示す回路図、第
３図（ｂｌは第３図（ａｌの各信号波形とスレッショル
ド電圧との関係の詳細波形図である。 ＩＡＩＩＢ、３Ａ、３Ｂ・・・・・・入力端子、ｔＣ。 Ｉｎ、ＩＥ、１ｌｌｉ’、３Ｃ，３Ｄ、３Ｂ、３Ｆ・・
・出力端子、Ｇｌ １ 、Ｇ１３ ｔＧ２１ 、Ｇ３１
１Ｇ３３・・・・・・インバータ回路、Ｇ１２．Ｇ３２
・・・ＮＡＮＤ回路、８１１〜８１８ 、 ８３１−８
３２・・・・・・信号線、ｔ・・・・・・規格化された
単位時間、■。 ・・・・・・低レベル信号電圧（論理ｌｏｇ）、■、・
・・・・・高レベル信号電圧（論理Ｉｆ １１ ）、Ｖ
ＴＨ，ＶＴＭ。 ＶＴＬ・・・・・・スレッショルド電圧、ＶＩＮ・旧・
・入力端子、ＶＯＵＴ・・・・・・出力端子。 ｆ７ｉ 図（θ） Ｉ１３Ｖｏ］ ｚ ｌ 図ｔｂ） （＠ セ 訪 史 贅 ｔ ミ セ Φ （Ｑ 鳩 随
＋＋ Ｎ リ 的 リ リ Ｑ 幻 Ｑ リ −Ｎ Ｎ
Ｎ（ｔａ） ４間−一 坑２図 ｚｊ図（θ）
第１図（ｂｌは第１図（ａｔの各信号端子及び各信号線
の波形図、第１図（Ｃ）は第１図（ａ）の各信号波形と
スレッショルド電圧との関係の詳細波形図、第２図帥＆
樽は入力波形、スレッショルド電圧及び出力波形の関係
図、第３図ｆａ）は本発明の一実施例を示す回路図、第
３図（ｂｌは第３図（ａｌの各信号波形とスレッショル
ド電圧との関係の詳細波形図である。 ＩＡＩＩＢ、３Ａ、３Ｂ・・・・・・入力端子、ｔＣ。 Ｉｎ、ＩＥ、１ｌｌｉ’、３Ｃ，３Ｄ、３Ｂ、３Ｆ・・
・出力端子、Ｇｌ １ 、Ｇ１３ ｔＧ２１ 、Ｇ３１
１Ｇ３３・・・・・・インバータ回路、Ｇ１２．Ｇ３２
・・・ＮＡＮＤ回路、８１１〜８１８ 、 ８３１−８
３２・・・・・・信号線、ｔ・・・・・・規格化された
単位時間、■。 ・・・・・・低レベル信号電圧（論理ｌｏｇ）、■、・
・・・・・高レベル信号電圧（論理Ｉｆ １１ ）、Ｖ
ＴＨ，ＶＴＭ。 ＶＴＬ・・・・・・スレッショルド電圧、ＶＩＮ・旧・
・入力端子、ＶＯＵＴ・・・・・・出力端子。 ｆ７ｉ 図（θ） Ｉ１３Ｖｏ］ ｚ ｌ 図ｔｂ） （＠ セ 訪 史 贅 ｔ ミ セ Φ （Ｑ 鳩 随
＋＋ Ｎ リ 的 リ リ Ｑ 幻 Ｑ リ −Ｎ Ｎ
Ｎ（ｔａ） ４間−一 坑２図 ｚｊ図（θ）
Claims (1)
- 【特許請求の範囲】 それぞれ２値情報のいずれか一方を情報とする複数の第
１の入力信号からインバータ回路によりそれぞれ対応す
る２値情報の他方を情報とする第２の入力信号を生成し
前記第１の入力信号と前記第２の入力信号との予めさだ
めた組合せのＮＡＮＤまたはＮＯＲをとってデコード信
号を作成する否定論理ゲート回路からなるデコード回路
において、 前記インバータ回路を第１段とする偶数番目の否定論理
ゲート回路のスレッショルド電圧は前記インバータ回路
を第１段とする奇数番目の否定論理ゲート回路のスレッ
シ１１ルド電圧より高い否定論理ゲート回路を含むこと
を特徴とすスヂコー々′°回路、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048702A JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048702A JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193194A true JPS60193194A (ja) | 1985-10-01 |
| JPH0518199B2 JPH0518199B2 (ja) | 1993-03-11 |
Family
ID=12810640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048702A Granted JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07284197A (ja) * | 1994-04-08 | 1995-10-27 | Nec Corp | ダイポール放射型低周波水中送波器 |
-
1984
- 1984-03-14 JP JP59048702A patent/JPS60193194A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| JP2009517980A (ja) * | 2005-11-28 | 2009-04-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
| JP4920044B2 (ja) * | 2005-11-28 | 2012-04-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | １ステージの遅延による投機的なアドレスデコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518199B2 (ja) | 1993-03-11 |
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