JP4229804B2 - 半導体出力回路 - Google Patents
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Description
この図を参照して、この半導体出力回路の動作について説明する。
時刻t1において、入力信号in及び制御信号aが高レベル(たとえば、第1の電源電圧Vcc)から低レベル(たとえば、第2の電源電圧Vdd)に遷移し、制御信号bが低レベルから第1の電源電圧Vcc+α(α;たとえばソースホロア2のゲート閾値電圧であり、同ソースホロア2をオン状態とするための昇圧分)に遷移する。時刻t2において、ソースホロア2のゲート電圧Gが低レベルから第1の電源電圧Vcc+αに遷移する。このとき、ソースホロア2がオン状態となり、同ソースホロア2のソースから第1の電源電圧Vcc近傍の出力電圧Voが出力される。これにより、放電回路(nMOS)4はオフ状態となる。また、放電回路3のnMOS6もオフ状態となっている。
このパワースイッチ10は、入力端子11と、ゲート駆動回路12と、ソースホロア13と、出力端子14とから構成されている。このパワースイッチ10では、第1の電源電圧Vcc及び第2の電源電圧Vddの2つの電位が印加され、積極的に同第2の電源電圧Vddを使用する回路構成が可能であった。
特許文献1に記載された半導体出力回路では、ソースホロアをオフ状態とする回路として、同ソースホロアのゲートとソースとの間を短絡するスイッチ回路が設けられている。このため、出力端子に負の電圧が印加されても、同ソースホロアがオン状態になることがない。
すなわち、図6の半導体出力回路では、制御信号aが低レベルから高レベルに遷移する時刻t3から放電回路(nMOS)4がオン状態となる時刻t5までの間、ソースホロア2のゲートは、放電回路3を介した放電が行われるため、同放電が遅く、図7に示すように、同時刻t3から出力電圧Voが低下し始める時刻t4までの遅れ時間tdが長い。このため、ソースホロア2に対して高速なスイッチングが要求される場合には対応できないという問題点がある。ただし、あまりに高速なターンオフを行うと、第1の電源電圧Vccにノイズが発生することがあるため、ソースホロア2がオン状態からオフ状態に遷移するまでのターンオフ期間中では、出力電圧Voが比較的緩やかな勾配で減少するようにターンオフさせる必要がある。また、放電回路3がグランドに接続されているため、パッケージのピン数が多くなり、図9に示すような構成のパワースイッチに対応できないという問題点がある。
この例の半導体出力回路は、同図に示すように、ゲート駆動回路31と、ソースホロア32と、放電回路33と、電圧検出部34と、放電回路35とから構成されている。ゲート駆動回路31は、複数のトランジスタや論理回路などで構成され、入力信号inに基づいて制御信号a,bを生成する。ソースホロア32は、エンハンスメント型のnMOSで構成され、ドレインが電源(電源電圧Vcc)に接続されると共にソースが出力端子Toに接続され、制御信号bによってゲートが充電されたときに同出力端子Toから出力電圧Voを図示しない負荷に印加する。電圧検出部34は、エンハンスメント型のnMOS34aで構成され、出力電圧Voが電源の電圧レベル(電源電圧Vcc)とほぼ同一の第1の電圧レベルの状態にあるか又は同第1の電圧レベルよりも低い第2の電圧レベルの状態にあるかを検出する。特に、この実施例では、電圧検出部34は、出力電圧Voが電源電圧VccよりもnMOS34aのゲート閾値電圧以上低い上記第2の電圧レベルになったとき、同nMOS34aがオン状態となって放電回路33の動作を停止する。
この図を参照して、この例の半導体出力回路の動作について説明する。
時刻t1において、入力信号in及び制御信号aが高レベル(たとえば、電源電圧Vcc)から低レベル(たとえば、グランドレベル)に遷移し、制御信号bが低レベルから電源電圧Vcc+α(α;たとえばソースホロア32のゲート閾値電圧であり、同ソースホロア32をオン状態とするための昇圧分)に遷移する。時刻t2において、ソースホロア32のゲート電圧Gが低レベルから電源電圧Vcc+αに遷移する。このとき、ソースホロア32がオン状態となり、同ソースホロア32のソースから電源電圧Vcc近傍の出力電圧Voが出力される。このとき、コンデンサ36は、nMOS34aの寄生ダイオードを介して出力電圧Voにより充電され、制御信号cが出力電圧Voのレベルになり、また、nMOS37はオフ状態になっている。
この例の半導体出力回路では、同図3に示すように、図1中の放電回路35に代えて、異なる構成の放電回路35Aが設けられている。放電回路35Aでは、図1中のnMOS39Eに代えて、nMOS39Dが設けられている。nMOS39Dは、デプレッション型であり、ターンオフ信号(制御信号a)がアクティブモード(高レベル)のときにオン状態となる。他は、図1と同様の構成である。
すなわち、図2中の時刻t3において、制御信号aが低レベルから高レベルに遷移したとき、nMOS39Dがオン状態となる。このため、時刻t5において、nMOS37がオフ状態となっても、ソースホロア32のゲートの放電が既にnMOS39Dを介して始まっているため、この放電が停止する瞬間が発生することはない。
この例の半導体出力回路では、同図4に示すように、図3中の放電回路35Aに代えて、異なる構成の放電回路35Bが設けられている。放電回路35Bでは、図3中のnMOS39Dのソースとソースホロア32のソースとの間にnMOS40が設けられている。nMOS40は、デプレッション型であり、ゲートとソースとが接続されることにより、定電流素子として構成されている。他は、図3と同様の構成である。
すなわち、図5に示すように、時刻t5以降において、nMOS39Dのゲートとソースとの間の電圧が大きくなっても、ソースホロア32のゲートの放電がnMOS40により常に定電流で行われ、出力電圧Voが比較的緩やかな勾配で直線的に減少する。このため、出力電圧Voが急峻に立ち下がることはなく、電源電圧Vccにノイズが発生することはない。
たとえば、図1中のnMOS39Eのゲート閾値電圧は、nMOS34aのゲート閾値電圧と同一に設定されているが、必ずしも同一である必要はなく、同MOS39Eのゲート閾値電圧が同nMOS34aのゲート閾値電圧以下に設定されていれば、ソースホロア32のゲートの放電が停止する瞬間は発生しない。また、電流制限素子38は、抵抗の他、たとえば、デプレッション型のnMOSのゲートとソースとを接続した定電流素子を用いても良い。また、第3の実施例を示す図4では、nMOS40による定電流素子が設けられているため、電流制限素子38を削除しても良い。また、上記各実施例では、半導体出力回路が1つになっているが、複数(たとえば、4つ)組み合わせてブリッジ回路を構成しても、上記各実施例とほぼ同様の効果が得られる。また、図1、図3又は図4では、ゲート駆動回路31の制御信号bの出力側に電流制限素子38を介してソースホロア32のゲートが接続されているが、同出力側は、図示しない他の抵抗などを介してソースホロア32のゲートに接続しても良い。なお、この抵抗は、ソースホロア32のゲートの静電容量との組合わせにより、同ゲートの充電時における適切な時定数を設定するものである。
32 ソースホロア
33 放電回路(第1の放電回路)
34 電圧検出部
34a nMOS(電圧検出部)
35,35A,35B 放電回路(第2の放電回路)
36 コンデンサ(第1の放電回路の一部、ブートストラップ回路)
37 nMOS(第1の放電回路の一部)
38 電流制限素子
39E nMOS(第2の放電回路の一部)
39D nMOS(第2の放電回路の一部)
40 nMOS(定電流素子、第2の放電回路の一部)
Claims (6)
- ドレインが電源に接続されると共にソースが出力端子に接続され、入力されたターンオン信号に基づいてゲートが充電されたときに該出力端子から出力電圧を負荷に印加するnチャネル型MOSトランジスタ構成のソースホロアを有する半導体出力回路であって、
前記出力電圧が前記電源の電圧レベルとほぼ同一の第1の電圧レベルの状態にあるか又は該第1の電圧レベルよりも低い第2の電圧レベルの状態にあるかを検出する電圧検出部と、
前記出力電圧が前記第1の電圧レベルのとき、入力されたターンオフ信号に基づいて前記ソースホロアの前記ゲートの電荷を放電し、前記出力電圧が前記第1の電圧レベルから前記第2の電圧レベルに低下したとき、前記ゲートの電荷の放電を停止する第1の放電回路と、
前記出力電圧が前記第1の電圧レベルから前記第2の電圧レベルに低下したとき、前記ターンオフ信号に基づいて前記ゲートの電荷を前記第1の放電回路よりも緩やかに放電する第2の放電回路とが設けられていることを特徴とする半導体出力回路。 - 前記第1の放電回路は、
前記ソースホロアの前記ゲートの電荷の放電を前記第2の放電回路よりも先に開始するブートストラップ回路で構成されていることを特徴とする請求項1記載の半導体出力回路。 - 前記第1及び第2の放電回路は、
前記ソースホロアの前記ゲートと前記ソースとの間に接続されていることを特徴とする請求項1又は2記載の半導体出力回路。 - 前記第2の放電回路は、
前記ソースホロアの前記ゲートの電荷を放電するときの電流を制限する電流制限素子を有することを特徴とする請求項1、2又は3記載の半導体出力回路。 - 前記第2の放電回路は、
前記ターンオフ信号に基づいてオン状態となるデプレッション型のnチャネル型MOSトランジスタを有することを特徴とする請求項4記載の半導体出力回路。 - 前記電流制限素子は、
定電流素子で構成されていることを特徴とする請求項4又は5記載の半導体出力回路。
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