JP2007166159A - 電圧出力回路 - Google Patents

Abstract

【課題】急峻な出力変化を抑制し、出力重畳ノイズを有効に除去する。
【解決手段】例えば２値の電圧出力回路を例にとると、中レベル電圧ＶＭと出力端子Ｔｏとの間に接続され、制御ノードに印加される入力電圧ＩＮＭに応じて動作するＮチャネル型の第１出力トランジスタＮ１と、出力端子Ｔｏと低レベル電圧ＶＬとの間に接続され、入力電圧ＩＮＭと逆相の入力電圧ＩＮＬに応じて動作するＮチャネル型の第２出力トランジスタＮ２と、出力端子Ｔｏに電位変化が生じている間は当該電位変化の制動力を第１出力トランジスタＮ１の制御ノードに付与し、電位変化がなくなるにしたがって制御ノードを高レベル電圧ＶＨに電気的に接続する駆動制御回路３とを有する。
【選択図】図２

Description

本発明は、中レベル電圧と低レベル電圧の何れかを出力する２値の電圧出力回路、高レベル電圧、中レベル電圧または低レベル電圧を出力する３値の電圧出力回路、或いは、第１レベル電圧（例えば高レベル電圧）より低い第２レベル電圧（例えば中レベル電圧）を出力する１値の電圧出力回路に関する。

入力電圧に応じて所定レベルの電圧を出力する回路は様々な用途に用いられている。出力値の数は１、２、３、又はそれ以上と、その用途に応じて決められる。

例えば２値の電圧出力回路（以下、２値ドライバという）、３値の電圧出力回路（以下、３値ドライバという）の用途としては、ＣＣＤ(Charge Coupled Device)の垂直（Ｖ）方向又は水平（Ｈ）方向の電荷転送がある。
例えばＨ方向電荷転送には中レベル電圧ＶＭと低レベル電圧ＶＬ（ＶＭ＞ＶＬ）を出力する２値ドライバが、Ｖ方向電荷転送には高レベル電圧ＶＨ、中レベル電圧ＶＭ、低レベル電圧ＶＬ（ＶＨ＞ＶＭ＞ＶＬ）を用いることが多い。

図１０に、ＣＣＤを駆動する２値ドライバの回路例を示す。
図１０に示す２値ドライバ１０は、ＶＭ出力部１１と、ＶＬ出力部１２とからなる。
ＶＭ出力部１１は、第１インバータＩＮＶ１１、第２インバータＩＮＶ１２、及び、ＮＭＯＳからなる第１出力トランジスタＮ１を有する。
ＶＬ出力部１２は、第１インバータＩＮＶ２１、第２インバータＩＮＶ２２、及び、ＮＭＯＳからなる第２出力トランジスタＮ２を有する。

第１出力トランジスタＮ１と第２出力トランジスタＮ２は、中レベル電圧ＶＭの供給線と低レベル電圧ＶＬの供給線との間に縦続接続され、そのトランジスタ間のノードが出力端子Ｔｏに接続されている。出力端子Ｔｏに、転送電極の抵抗（負荷抵抗ＲＬ）と容量（負荷容量ＣＬ）が等価的に接続されている。
第１入力端子Ｔｉ１と第１出力トランジスタＮ１のゲートとの間に、第２インバータＩＮＶ１２と第１インバータＩＮＶ１１が縦続接続されている。同様に、第２入力端子Ｔｉ２と第２出力トランジスタＮ２のゲートとの間に、第２インバータＩＮＶ２２と第１インバータＩＮＶ２１が縦続接続されている。
第１インバータＩＮＶ１１とＩＮＶ２１は、高レベル電圧ＶＨと低レベル電圧ＶＬの供給線間に、それぞれ、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とを縦続接続し、両トランジスタのゲートを共通接続させた構成を有する。

図１１に、ＣＣＤを駆動する３値ドライバの回路例を示す。
図１１に示す３値ドライバ２０は、図１０の２値ドライバ１０に、ＶＨ出力部１３を追加している。
ＶＨ出力部１３は、第１インバータＩＮＶ３１、第２インバータＩＮＶ３２、及び、ＰＭＯＳからなる第３出力トランジスタＰ３を有する。第３出力トランジスタＰ３のソースが高レベル電圧ＶＨの供給線に接続され、ドレインが出力端子Ｔｏに接続されている。
第３入力端子Ｔｉ３と第３出力トランジスタＰ３のゲートとの間に、第２インバータＩＮＶ３２と第１インバータＩＮＶ３１が縦続接続されている。
第１インバータＩＮＶ３１は、高レベル電圧ＶＨと低レベル電圧ＶＬの供給線間に、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１を縦続接続し、両トランジスタのゲートを共通接続させた構成を有する。

特に３値ドライバ２０の第３出力トランジスタＰ３のように、出力トランジスタにＰＭＯＳを用いる場合、いわゆる閾値電圧ドロップがない点で高レベル電圧ＶＨの出力に望ましい。ただし、ＮＭＯＳを用いる場合より駆動能力が低いため、トランジスタサイズを大きくする必要がある。
このため、２値ドライバ又は３値ドライバの全ての出力トランジスタをＮＭＯＳから構成させる場合もある。この場合、中レベル電圧ＶＭと高レベル電圧ＶＨの差がある程度大きくする必要がある。

次にドライバ動作を、２値ドライバ（図１０）を例として説明する。
図１２に、２値ドライバの入力電圧と出力電圧の波形を示す。ここで図１２（Ａ）に出力端子Ｔｏに出力され負荷に供給される出力電圧Ｖｏｕｔの波形を示し、図１２（Ｂ）に、図１０の第１入力端子Ｔｉ１に入力される電圧（第１入力電圧）ＩＮＭの波形を示し、図１２（Ｃ）に、図１０の第２入力端子Ｔｉ２に入力される電圧（第２入力電圧）ＩＮＬの波形を示す。第１入力電圧ＩＮＭと第２入力電圧ＩＮＬは、互いに逆位相のパルス波形を有する。

まず、負荷を中レベル電圧ＶＭに駆動する動作について説明する。
初期状態において第２入力電圧ＩＮＬがＶＨレベルであることから、それを２度反転した第２出力トランジスタＮ２のゲート電圧ＧＬ（図１０）もＶＨレベルとなっている。また、第１入力電圧ＩＮＭがＶＬレベルであることから、それを２度反転した第１出力トランジスタＮ１のゲート電圧ＧＭもＶＬレベルとなっている。
このとき第１出力トランジスタＮ１がオン、第２出力トランジスタＮ２がオフしていることから、図１２（Ａ）のようにＶＬレベルが出力されている。

時間Ｔ１にて、第２入力電圧ＩＮＬをＶＬレベル、第１入力電圧ＩＮＭをＶＨレベルに変化させる。すると、ゲート電圧ＧＬがＶＬレベルとなって第２出力トランジスタＮ２がオフし、ゲート電圧ＧＭがＶＨレベルとなって第１出力トランジスタＮ１がオンし、低レベル電圧ＶＬから中レベル電圧ＶＭへの駆動が開始される。このとき第１出力トランジスタＮ１は出力がソースとなり、ソースフォロワのように動作する。駆動開始直後の第１出力トランジスタＮ１は、ゲートとソース間、ドレインとソース間の電圧が共に大きいため飽和領域で動作し電流が多く流れ、そのため波形の傾きが大きい。その後駆動が進み、出力電圧Ｖｏｕｔすなわちソース電圧が上昇するに従って電流が減少し、次第に傾きが緩やかになっていく。また、この傾きは、駆動対象の負荷容量ＣＬの大きさにより異なる。十分に時間が経ったところで、出力電圧Ｖｏｕｔは中レベル電圧ＶＭの電圧とほぼ等しくなる。

次に時間Ｔ２にて、第２入力電圧ＩＮＬをＶＨレベル、第１入力電圧ＩＮＭをＶＬレベルに変化させる。すると、ゲート電圧ＧＬがＶＨレベルとなって第２出力トランジスタＮ２がオンし、ゲート電圧ＧＭがＶＬレベルとなって第１出力トランジスタＮ１がオフし、中レベル電圧ＶＭから低レベル電圧ＶＬへの駆動が開始される。駆動開始直後の第１出力トランジスタＮ１は、ドレインとソース間の電圧が大きいため飽和領域で動作し、電流が多く流れる。そのため波形の傾きが大きい。その後駆動が進み、出力電圧Ｖｏｕｔすなわちドレインの電圧が下がるに従い、第１出力トランジスタＮ１が線形領域に入ると電流が減ることから、出力電圧波形の傾きは緩やかになっていく。十分に時間が経ったところで、出力電圧Ｖｏｕｔは低レベル電圧ＶＬとほぼ等しくなる。

図１１に示す３値ドライバなどで高レベル電圧ＶＨを出力するのに第３出力トランジスタＰ３を用いる場合、第１入力電圧ＩＮＭの入力に代えて、ＶＨ出力部１３の第３入力端子Ｔｉ３に、図１２（Ｃ）の第２入力電圧ＩＮＬと同相の入力電圧（第３入力電圧）ＩＮＨを与える。
図１２の時間Ｔ１で入力電圧レベルを反転すると、上述の場合と同様に、最初は傾きが大きく次第に傾きが小さくなるように出力電圧Ｖｏｕｔが低レベル電圧ＶＬから変化し、この場合は高レベル電圧ＶＨ付近にまで達する。また、時間Ｔ２でさらに入力電圧レベルを反転すると、同様にして出力電圧Ｖｏｕｔが高レベル電圧ＶＨから低レベル電圧ＶＬにまで変化する。

ＣＣＤの内部では、転送時の電荷残りを防止する意味で転送電極同士が平面パターン上で重ねられており、そのため転送電極同士の間にカップリング容量を持つ。したがって、転送電極の急激な電圧変動は他の隣接する転送電極にノイズとして伝わってしまう。このノイズは、有効ダイナミックレンジを低下させたり、撮像データにノイズを混入させたりすることから、画質を劣化させてしまう。そのため、特に駆動開始直後の出力電圧波形の急峻な傾きを緩和し、かつ駆動完了までの時間が長くなりすぎないような駆動回路が必要となる。
そのためには、駆動開始から完了まで、出力電圧波形が一定の傾きとなるよう駆動すること、すなわち一定電流で駆動することが最も望ましい。また、作り分けコスト削減のため、どのような負荷容量値であっても同じ傾きで同じレベル遷移時間（駆動時間）で出力変化できる回路が望まれている。

ところで、出力電圧波形の急激な変化を抑える駆動回路としては、従来から、ミラー容量で負帰還制御をかける技術が知られている（例えば特許文献１参照）。

図１３に、図１０の２値ドライバの第２出力トランジスタＮ２に対し、ミラー容量を付加する技術を適用した回路を示す。
図１３に示す２値ドライバ１０Ａでは、出力電圧Ｖｏｕｔと第２出力トランジスタＮ２のゲート電圧ＧＬとを、キャパシタＣ１を介して接続している。このようにすると、第２出力トランジスタＮ２のゲート電圧ＧＬの上昇により出力電圧Ｖｏｕｔの低下速度が抑えられ、また出力電圧Ｖｏｕｔの低下により第２出力トランジスタＮ２のゲート電圧ＧＬの上昇速度が抑えられる。つまり、キャパシタＣ１は出力電圧の変化に応じて、当該変化を小さくする制動力を第２出力トランジスタＮ２のゲートに付与するもので、以下、制動キャパシタと称する。
上記動作から明らかなように、制動キャパシタＣ１を第２出力トランジスタＮ２に設けることによって、出力電圧Ｖｏｕｔのハイレベル（中レベル電圧ＶＭ）からローレベル（低レベル電圧ＶＬ）への遷移時に急峻な電圧変化を抑制することが可能となる。

一方、出力電圧Ｖｏｕｔのローレベルからハイレベルへの遷移に関し、その急峻な電圧変化を抑制する目的で、図１０の第１出力トランジスタＮ１のソースとゲート間にキャパシタを接続させることはできない。なぜなら、第１出力トランジスタＮ１がオフからオンに遷移する際にソース電圧が上昇する場合、キャパシタを介してゲート電圧も上昇するため第１出力トランジスタＮ１のゲートが更に開いて電流を増大し、さらにソース電圧が高くなるからである。つまり、単純なキャパシタの追加では正帰還となり、急峻な電圧変化の抑制ができない。
キャパシタの追加が有効となる（負帰還となる）ためには、ハイレベル（ここでは中レベル電圧ＶＭ）を出力するトランジスタをＰチャネル型としなければならない。

ハイレベルを出力するトランジスタをＰＭＯＳから構成し、そのドレインとゲート間にキャパシタを接続させたドライブ回路は既に知られている（例えば特許文献２参照）。
この特許文献２に記載の回路はＩＧＢＴを駆動する回路であり、急峻な出力変化が後段のＩＧＢＴのノイズ源となることから、急峻な出力変化を抑えることを目的として考案されたものである。
特開昭６１−２３７５１３号公報 特開２００１−９４４０６号公報

特許文献２に示すように、ハイレベル（中レベル電圧ＶＭや高レベル電圧ＶＨに対応）を出力する出力トランジスタにＰＭＯＳを用いた場合、前述したように、ＮＭＯＳに比べ駆動力が弱く、駆動力を向上させるにはトランジスタサイズを大きくすることが必須となる。
一方、前述したように、出力トランジスタにＮＭＯＳを用いると正帰還となるため、急峻な電圧抑制はできない。

ところで、ＣＣＤなどのように、同じ回路構成のドライバにより駆動される対象（転送電極等）が互いに容量結合してダイナミックに駆動される場合、カップルリング容量を介して負荷電圧（出力電圧）が変動しやすい。
この容量結合に起因して出力電圧に生じる電圧変動（ノイズ）をドライバ回路自身で除去または低減できれば望ましいが、特許文献２に記載のドライバ回路では、そのようなノイズを除去または低減することが考慮されていない。

本発明が解決しようとする課題は、急峻な出力変化の抑制機能と、出力に重畳されるノイズの高い除去機能とを併せ持つ電圧出力回路を新たに提供することである。

本発明に係る電圧出力回路は、高レベル電圧と低レベル電圧との間の電圧値を有する中レベル電圧と、前記低レベル電圧との何れかを、入力電圧のレベルに応じて出力する電圧出力回路であって、前記中レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の第１出力トランジスタと、前記出力端子と前記低レベル電圧の供給線との間に接続され、前記第１出力トランジスタに印加される前記入力電圧と逆相の電圧に応じて動作するＮチャネル型の第２出力トランジスタと、前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記高レベル電圧に電気的に接続する駆動制御回路とを有する。
本発明では好適に、前記駆動制御回路は、前記制御ノードを前記低レベル電圧に電気的に接続するためのＮチャネル型の制動トランジスタと、前記制御ノードを前記高レベル電圧に電気的に接続するためのＰチャネル型のプルアップトランジスタと、前記出力端子と、前記制動トランジスタおよび前記プルアップトランジスタの各制御ノードとの間に接続されている微分回路とを備えている。

本発明に係る他の電圧出力回路は、高レベル電圧の出力部と、低レベル電圧の出力部と、前記高レベル電圧と前記低レベル電圧との間の電圧値を有する中レベル電圧の出力部とを備え、前記高レベル電圧、前記低レベル電圧、前記中レベル電圧の何れかを、入力電圧に応じて出力する電圧出力回路であって、前記中レベル電圧の出力部は、前記中レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の出力トランジスタと、前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記高レベル電圧に電気的に接続する駆動制御回路とを有する。

本発明に係る他の電圧出力回路は、第１レベル電圧より低い第２レベル電圧を、入力電圧に応じて出力する電圧出力回路であって、前記第２レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の出力トランジスタと、前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記第１レベル電圧に電気的に接続する駆動制御回路とを有する。

本発明によれば、以下の作用を奏する。
（第１）出力トランジスタがＮチャネル型を有し、その制御ノード（ＭＯＳトランジスタの場合はゲート）に入力電圧が印加される。また、Ｎチャネル型の第２出力トランジスタがある場合、その制御ノードに、上記入力電圧と逆位相の電圧が印加される。
入力電圧がローレベルからハイレベルに推移すると、（第１）出力トランジスタがオフからオンに遷移する。このため出力端子が接続されているノード（ＭＯＳトランジスタの場合はソース）の電位が上昇する。この電位上昇に基づいて、駆動制御回路によって（第１）出力トランジスタの制御ノードに制動力が付与される。より詳細には、例えば微分回路を駆動制御回路に内蔵する場合、微分回路は出力電圧の電位上昇時に制御ノードの電位を下げるように働く。このため（第１）出力トランジスタに、これがオフする向きの制動力が付与され、その出力電流の増大を抑制する。出力電圧の上昇が速い（電位上昇の傾きが大きい）ほど、この抑制力（制動力）も大きく、出力電位が飽和レベルである中レベル電圧に近づくと出電位上昇の傾きが小さくなるが、それに伴って制動力も小さくなる。このため、微分回路の定数等を最適化すると、出力電圧がほぼ線形に変化する。
そして、駆動制御回路は、出力の電位変化がなくなるにしたがって制御ノードを、出力電圧の飽和レベルである中レベル電圧より高い高レベル電圧に電気的に接続する。このため、（第１）出力トランジスタの出力インピーダンスが低くなる。この状態で出力電圧を急激に低下させるようなノイズが（第１）出力トランジスタの出力端子側に重畳されると、このノイズによる電圧降下を相殺するように中レベル電圧から電荷供給が行われ、速やかにノイズが除去される。

一方、入力電圧がハイレベルからローレベルに推移する場合、（第１）出力トランジスタがオンからオフに遷移する。

本発明によれば、急峻な出力変化の抑制機能と、出力に重畳されるノイズ除去機能とを併せ持つ電圧出力回路を新たに提供することができる。

本実施形態の電圧出力回路は、１値〜３値の電圧を出力する回路であり、その出力電圧の遷移に際し、急峻でない一定の傾きをもってほぼ線形に出力変化させることが可能である。出力に接続される駆動対象に限定はないが、例えばＣＣＤの水平または垂直転送部の転送電極を駆動する場合のように、比較的大きい負荷容量をもち、近隣の他電極の駆動にともなって容量カップリングで、自身の電位が変動しやすい場合に好適である。本実施形態の電圧出力回路は、そのような容量カップリングによる電位変動を速やかに抑圧（除去または低減）する能力が高いためである。
以下、急峻でない一定の傾きをもって電圧を出力する能力、および、電位変動抑圧能力という２つの能力を十分に発揮することが可能な回路構成例と、その動作について、図面を参照して説明する。

［第１実施形態］
図１は、本発明が適用されている電圧出力回路を概略的に３例示す図である。図１（Ａ）は１値出力、図１（Ｂ）は２値出力、図１（Ｃ）は３値出力の場合である。

図１（Ａ）に示す１値の電圧出力回路（１値ドライバ）１Ａは、電圧出力部（以下、ＶＭ出力部）２１および負荷４を有する。ＶＭ出力部２１と負荷４との接続点に出力端子Ｔｏが接続され、出力端子Ｔｏに、負荷抵抗ＲＬおよび負荷容量ＣＬで等価的に表す駆動対象が接続されている。
ＶＭ出力部２１はＮチャネル型のトランジスタ、例えばＮＭＯＳからなる（第１）出力トランジスタＮ１と駆動制御回路３とを有する。駆動制御回路３に、第１入力端子Ｔｉ１および（第１）出力トランジスタＮ１のゲート（制御ノード）が接続されている。（第１）出力トランジスタＮ１のドレインが、第２レベル電圧としての中レベル電圧ＶＭの供給線に接続され、ソースが出力端子Ｔｏに接続されている。
駆動制御回路３は、第１入力電圧ＩＮＭのレベルに応じて（第１）出力トランジスタＮ１を駆動する。この駆動時に駆動制御回路３は、出力端子Ｔｏの出力電圧Ｖｏｕｔの電位変動を検出しており、出力電圧Ｖｏｕｔに電位変化が生じている間は当該電位変化を小さくする向きの制動力を（第１）出力トランジスタＮ１の制御ノード、すなわちゲートに付与し、電位変化がなくなるにしたがって制御ノードを、中レベル電圧ＶＭより高い、第１レベル電圧としての高レベル電圧ＶＨの供給線に電気的に接続する。

図１（Ｂ）に示す２値の電圧出力回路（２値ドライバ）１Ｂは、図１（Ａ）の負荷４をＶＬ出力部２２で置き換えたものである。
ＶＬ出力部２２の詳細は後述するが、Ｎチャネル型のトランジスタ、例えばＮＭＯＳからなる第２出力トランジスタを有し、第２入力端子Ｔｉ２から入力した第２入力電圧ＩＮＬのレベルに応じて当該第２出力トランジスタを制御し、これにより出力端子Ｔｏを低レベル電圧ＶＬに接続する回路である。
なお、第２入力電圧ＩＮＬは第１入力電圧ＩＮＭと逆位相のパルス信号として与えられ、そのため出力端子Ｔｏには中レベル電圧ＶＭと低レベル電圧ＶＬの一方が出力される。入力パルスが反転すると、中レベル電圧ＶＭと低レベル電圧ＶＬとが所定の傾きで切り換えられる。

図１（Ｃ）に示す３値の電圧出力回路（３値ドライバ）１Ｃは、図１（Ｂ）の回路に、更にＶＨ出力部２３を付加した回路である。
ＶＨ出力部２３は、後述するＶＬ出力部２２の各要素を、出力端子Ｔｏに高レベル電圧ＶＨを供給可能に変更した構成を有する。つまり、ＶＨ出力部２３は、そのソースが高レベル電圧ＶＨの供給線に接続されているＰチャネル型のトランジスタ、例えばＰＭＯＳからなる第３出力トランジスタを有し、そのゲートを、入力される第３入力電圧ＩＮＨにより駆動する回路である（図１１参照）。

つぎに、更に詳細な構成例と動作を、図１（Ｂ）の２値ドライバ１Ｂを例として説明する。

図２は、２値ドライバ１Ｂの具体的例を示す回路図である。
図２に示す２値ドライバ１Ｂは、ＶＭ出力部２１と、ＶＬ出力部２２とからなる。
ＶＭ出力部２１は、第１インバータＩＮＶ１１、第２インバータＩＮＶ１２、及び、例えばＮＭＯＳからなる第１出力トランジスタＮ１を有する。
ＶＬ出力部２２は、第１インバータＩＮＶ２１、第２インバータＩＮＶ２２、及び、例えばＮＭＯＳからなる第２出力トランジスタＮ２を有する。

第１出力トランジスタＮ１と第２出力トランジスタＮ２は、中レベル電圧ＶＭの供給線と低レベル電圧ＶＬの供給線との間に縦続接続され、そのトランジスタ間のノードが出力端子Ｔｏに接続されている。出力端子Ｔｏに、駆動対象である転送電極の抵抗（負荷抵抗ＲＬ）と容量（負荷容量ＣＬ）が等価的に接続されている。
第１入力端子Ｔｉ１と第１出力トランジスタＮ１のゲートとの間に、第２インバータＩＮＶ１２と第１インバータＩＮＶ１１が縦続接続されている。

第１インバータＩＮＶ１１は、高レベル電圧ＶＨおよび低レベル電圧ＶＬの２つの供給線間に、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とを、Ｐチャネル型トランジスタ、例えばＰＭＯＳからなるプルアップトランジスタＰ３２を介して縦続接続させている。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１の両ゲートが共通接続され、インバータ入力ノードを構成する。また、プルアップトランジスタＰ３２とＮＭＯＳトランジスタＮ１１との接続点がインバータ出力ノードであり、これが第１出力トランジスタＮ１のゲート（制御ノード）に接続されている。図２では制御ノードの電圧（ゲート電圧）を符号“ＧＭ”により示す。
制御ノードと低レベル電圧ＶＬの供給線との間に、制御ノードに制動力を付与する制動トランジスタＮ３２として、Ｎチャネル型トランジスタ、たとえばＮＭＯＳが接続されている。

制動トランジスタＮ３２およびプルアップトランジスタＰ３２のゲートと、第１出力トランジスタＮ１のソース（出力端子Ｔｏ）との間に微分回路３１が設けられている。
微分回路３１は、出力端子Ｔｏの電圧を入力とし、その入力に電位変動が生じている場合は、電位変動に応じた値のハイレベルの出力を制動トランジスタＮ３２およびプルアップトランジスタＰ３２のゲートに供給する。そのため、微分回路３１の出力電圧（以下、フィードバック制御電圧という）ＦＭの値に応じて、制動トランジスタＮ３２がオフからオンに遷移し、プルアップトランジスタＰ３２がオンからオフに遷移する。
一方、出力端子Ｔｏの電位変動がない場合には、フィードバック制御電圧ＦＭがローレベルに固定され、そのため制動トランジスタＮ３２がオフし、プルアップトランジスタＰ３２がオンする。
微分回路３１、制動トランジスタＮ３２およびプルアップトランジスタＰ３２によって駆動制御回路３（図１参照）が構成されている。

ＶＬ出力部２２においては、第２入力端子Ｔｉ２と第２出力トランジスタＮ２のゲートとの間に、第２インバータＩＮＶ２２と第１インバータＩＮＶ２１が縦続接続されている。
第１インバータＩＮＶ２１は、高レベル電圧ＶＨと低レベル電圧ＶＬの供給線間に、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とを、抵抗Ｒ１を介して縦続接続させている。両トランジスタのゲートは共通接続され、インバータ入力ノードを構成する。
抵抗Ｒ１とＮＭＯＳトランジスタＮ２１との接続点がインバータ出力ノードであり、これが第２出力トランジスタＮ２のゲート（制御ノード）に接続されている。図２では制御ノードの電圧（ゲート電圧）を符号“ＧＬ”により示す。

次に、２値ドライバの動作を、更に詳細に説明する。
図３に、２値ドライバ１Ｂの入力電圧と出力電圧の波形を示す。ここで図３（Ａ）に出力端子Ｔｏに出力され負荷に供給される出力電圧Ｖｏｕｔの波形を示し、図３（Ｂ）に、第１入力端子Ｔｉ１に入力される電圧（第１入力電圧）ＩＮＭの波形を示し、図３（Ｃ）に、第２入力端子Ｔｉ２に入力される電圧（第２入力電圧）ＩＮＬの波形を示す。第１入力電圧ＩＮＭと第２入力電圧ＩＮＬは、互いに逆位相のパルス波形を有する。

まず、負荷を中レベル電圧ＶＭに駆動する動作について説明する。
初期状態において、図３（Ｃ）に示すように第２入力電圧ＩＮＬがＶＨレベルであることから、それを２度反転した第２出力トランジスタＮ２のゲート電圧ＧＬもＶＨレベルとなっている（図２参照）。また、図３（Ｂ）に示すように第１入力電圧ＩＮＭがＶＬレベルであることから、それを２度反転した第１出力トランジスタＮ１のゲート電圧ＧＭもＶＬレベルとなっている。
このとき第１出力トランジスタＮ１がオン、第２出力トランジスタＮ２がオフしていることから、図３（Ａ）に示すように、出力端子Ｔｏに、一定のＶＬレベルをとる出力電圧Ｖｏｕｔが現出している。したがって、このとき図２の微分回路３１からのフィードバック制御電圧ＦＭは低レベル電圧（ＶＬ）レベルをとる。このため、制動トランジスタＮ３２がオフ、プルアップトランジスタＰ３２がオンしている。

この状態から中レベル電圧ＶＭを出力するには、図３（Ｂ）および図３（Ｃ）に示すように、第１入力電圧ＩＮＭをＶＨレベルにし、第２入力電圧ＩＮＬを低レベル電圧（ＶＬ）レベルにする（時間Ｔ１）。
すると、ゲート電圧ＧＬがＶＨレベルから低下し、第２出力トランジスタＮ２がオフし始め、ゲート電圧ＧＭがＶＬレベルから上昇し、第１出力トランジスタＮ１がオンし始め、低レベル電圧ＶＬから中レベル電圧ＶＭへの駆動が開始される。
第１出力トランジスタＮ１がオンし始めると負荷容量ＣＬに充電が開始されるので、出力電圧ＶｏｕｔはＶＬレベルから上昇する。

このとき微分回路３１の入力電圧が変化（上昇）し、その変化の傾きに比例した電圧が微分回路３１の出力電圧、すなわちフィードバック制御電圧ＦＭとして現れる。つまり、フィードバック制御電圧ＦＭがある傾きで上昇する。この上昇によって、プルアップトランジスタＰ３２に流れる電流が減少し始め、また、制動トランジスタＮ３２がオンし始めて電流を流すため、第１出力トランジスタＮ１のゲート電圧ＧＭの電圧上昇は抑制される。すなわち負帰還制御が行われる。
この負帰還制御では、微分回路３１の入出力特性、すなわち出力電圧Ｖｏｕｔの変化の傾きとフィードバック制御電圧ＦＭとの比例係数により、出力電圧Ｖｏｕｔの変化を所望のほぼ一定の傾きに制御することができる。

駆動が進んで出力電圧ＶｏｕｔがＶＭレベルになると、出力電圧Ｖｏｕｔがそれ以上は上昇しない。この飽和点に達するまでの間、出力電圧Ｖｏｕｔの電圧変動の傾きが徐々に小さくなり最終的には０となる。その間、微分回路３１の出力、すなわちフィードバック制御電圧ＦＭは低下し、最終的には再びＶＬレベルとなる。
このフィードバック制御電圧ＦＭの低下によって、制動トランジスタＮ３２がオンからオフに動作する一方、プルアップトランジスタＰ３２がオフからオンに動作する。したがって、第１出力トランジスタＮ１のゲート電圧ＧＭに付与されていた制動力が徐々に解除され、それと並行してゲート電圧ＧＭが高レベル電圧ＶＨに徐々に接続される。その結果、ゲート電圧ＧＭが高レベル電圧ＶＨに向かって上昇し始め、このため第１出力トランジスタＮ１のゲートが開いて、その出力インピーダンスが自動的に低くなる。
以上より、出力端子Ｔｏに接続されている駆動対象（ＣＣＤ転送電極）が、近隣の電極の電圧変動によりカップリング容量を介して電位変動する場合に、特に急峻な電位低下が第１出力トランジスタＮ１を介した電荷供給によって直ぐに回復される。

この状態から再び低レベル電圧ＶＬを出力するには、図３（Ｂ）および図３（Ｃ）に示すように、第１入力電圧ＩＮＭをＶＬレベルにし、第２入力電圧ＩＮＬをＶＨレベルにする（時間Ｔ２）。
すると、ゲート電圧ＧＬがＶＬレベルから上昇し、第２出力トランジスタＮ２がオンし始め、ゲート電圧ＧＭがＶＨレベルから低下し、暫くしてから第１出力トランジスタＮ１がオフし始め、中レベル電圧ＶＭから低レベル電圧ＶＬへの駆動が開始される。
第１出力トランジスタＮ１がオフし始め、第２出力トランジスタＮ２がオンし始めると、負荷容量ＣＬの放電が開始されるので、出力電圧ＶｏｕｔはＶＭレベルから低下する。

このとき微分回路３１の出力電圧が低下するため、その出力電圧、すなわちフィードバック制御電圧ＦＭが低レベル電圧ＶＬより更に下がろうとする。ただし、このフィードバック制御電圧ＦＭの電圧変化は、制動トランジスタＮ３２やプルアップトランジスタＰ３２の状態を変化させない向きなので、当該駆動制御回路３は機能しない。

一方、ＶＬ出力部２２においては、キャパシタＣ１が第２出力トランジスタＮ２のゲートとドレイン間に接続され、抵抗Ｒ１がＰＭＯＳトランジスタＰ２１と第２出力トランジスタＮ２のゲートとの間に接続されていることから、これにより図３（Ｃ）の時間Ｔ２を起点とする第２出力トランジスタＮ２のゲート電圧ＧＬの上昇速度を抑制することができる。
この場合、出力電圧Ｖｏｕｔが低下している間のゲート電圧ＧＬは、出力電圧Ｖｏｕｔが低下する傾きと、キャパシタＣ１と抵抗Ｒ１の各素子値によって決まる時定数によって決定される。したがって、第１出力トランジスタＮ１の特性（ノード間容量等）に応じて適切な時定数が与えられるように、キャパシタＣ１と抵抗Ｒ１の各素子値を最適化すると、図３（Ａ）に示すように、出力電圧Ｖｏｕｔの低下の傾きを一定にすることが可能となる。
駆動が進んで出力電圧ＶｏｕｔがＶＬレベルに達すると、以後、出力電圧ＶｏｕｔがＶＬレベルで一定となる。

以上のように、本実施形態では中レベル電圧ＶＭに駆動制御回路３を設けることによって、出力電圧ＶｏｕｔをＶＬレベルからＶＭレベルに変化させるときの傾きを、入力信号のレベル変化の傾きに比べ大幅に小さく、かつ、ほぼ一定値の値に制御する能力と、駆動対象に重畳されるノイズの急速な除去能力とを兼ね備えた電圧出力回路１Ｂを実現することができる。

つぎに、微分回路３１の具体的な回路例を示す。
図４に、２値ドライバの回路図を示す。本例では微分回路３１が、キャパシタＣと抵抗Ｒとからなる。キャパシタＣが第１出力トランジスタＮ１のソースと、制動トランジスタＮ３２およびプルアップトランジスタＰ３２のゲートとの間に接続され、その制動トランジスタ側のキャパシタ電極が抵抗Ｒを介して低レベル電圧ＶＬに接続されている。

この回路動作の基本は上述したことから、以下に、微分回路３１のキャパシタＣと抵抗Ｒの各素子値とフィードバック制御電圧ＦＭとの関係を説明する。

出力電圧Ｖｏｕｔが上昇すると、キャパシタＣを介するカップリングによりフィードバック制御電圧ＦＭも上昇する。このときフィードバック制御電圧ＦＭは抵抗Ｒを介して低レベル電圧ＶＬに接続しているため、フィードバック制御電圧ＦＭの値Ｖ(FM)は、次式(1)による決まる値に落ち着く。

［数１］
ｉ＝Ｃ（ｄＶｏｕｔ／ｄｔ）
Ｖ(FM)＝Ｒ×ｉ …(1)

ここで第１出力トランジスタＮ１のゲート電圧ＧＭの電位上昇の傾きが、所望の出力電圧Ｖｏｕｔの傾きに等しくなるように、キャパシタＣ、抵抗Ｒ、制動トランジスタＮ３２、ＰＭＯＳトランジスタＰ１１、プルアップトランジスタＰ３２および第１出力トランジスタＮ１の値やパラメータを決める。すると、出力電圧Ｖｏｕｔが、ＶＭレベルに達するまでは第１出力トランジスタＮ１のゲート電圧ＧＭに追随して変化するため、所望の出力電圧Ｖｏｕｔの傾きを得ることができる。

［第２実施形態］
本実施形態は、第１実施形態の改良に関する。
図４の回路では、第１出力トランジスタＮ１のゲート電圧ＧＭを充電する電流経路に接続されているＰＭＯＳトランジスタＰ１１とプルアップトランジスタＰ３２の駆動力を比較的小さくする必要がある。なぜなら、これらのＰＭＯＳトランジスタの駆動力が高すぎると、制動トランジスタＮ３２や抵抗Ｒによりゲート電圧ＧＭの上昇の抑制がきかなくなるからである。
このような理由から、ＰＭＯＳトランジスタＰ１１とプルアップトランジスタＰ３２の駆動力を比較的小さくすると、出力電圧ＶｏｕｔがＶＭレベルに達した後、第１出力トランジスタＮ１のゲート電圧ＧＭがＶＨレベルに達するまでの時間が長くかかり、第１出力トランジスタＮ１の出力インピーダンスが高い期間が長くなってしまう。
一方で、この期間を短くしようとすると、駆動開始直後のまだ負帰還が効いてくる前、すなわちフィードバック制御電圧ＦＭの電位が上昇する前に、波形の傾きが急になってしまうことがある。

図５に、駆動開始直後の出力波形部分を示す。この図５は、図３（Ａ）の破線部Ａを拡大したものである。
図５から、駆動開始直後の期間Ｔ０で波形の傾きが比較的大きくなっていることが分かる。
本第２実施形態は、この図５に示す期間Ｔ０の傾きを小さくして傾きを駆動開始直後も含めて一定にすることができる回路に関する。

図６は、本実施形態の２値ドライバ１Ｂｂの回路図である。
図６に示す電圧出力回路１Ｂｂが図４に示す電圧出力回路１Ｂａと異なる点は、微分回路３１Ｃ内の抵抗Ｒと低レベル電圧ＶＬの供給線との間にトランジスタ、例えばＮＭＯＳトランジスタＮ３３が接続され、フィードバック制御電圧ＦＭをとる帰還ノードと中レベル電圧ＶＭの供給線との間にプルアップ用のトランジスタ、例えばＮＭＯＳトランジスタＮ３４が接続されていることである。
ＮＭＯＳトランジスタＮ３３のゲートは第１入力端子Ｔｉ１に接続され、ＮＭＯＳトランジスタＮ３４のゲートは第１インバータＩＮＶ１１と第２インバータＩＮＶ１２の間のノードに接続されている。

この構成では、出力電圧ＶｏｕｔをＶＬレベルからＶＭレベルに駆動する際に、その駆動開始前の第１入力電圧ＩＮＭがＶＬレベルのときに、ＮＭＯＳトランジスタＮ３４をオンして帰還ノードの電圧（フィードバック制御電圧ＦＭ）をＶＭレベルにプルアップしておき、かつ、ＮＭＯＳトランジスタＮ３３をオフする。そのことによって駆動開始時にフィードバック制御電圧ＦＭをある程度高いレベルにしておくことができ、結果として、第１出力トランジスタＮ１のゲート電圧ＧＭの上昇を抑え、出力電圧Ｖｏｕｔの傾きが急になることを回避する。
ＮＭＯＳトランジスタＮ３３は、フィードバック制御電圧ＦＭを中レベル電圧ＶＭにプルアップしている期間に、抵抗ＲとＮＭＯＳトランジスタＮ３３を通して中レベル電圧ＶＭから低レベル電圧ＶＬに電流が流れるのを止めるためのスイッチであり、消費電力の増加を回避するためのものである。

図７は第２実施形態の駆動開始後の出力波形部分を示すものである。図７（Ｄ）に、図７（Ａ）の破線部Ｂを拡大した図を示す。
駆動が開始される時間Ｔ１からの最初の期間Ｔ０において、図５と比較すると出力電圧Ｖｏｕｔの上昇傾きが小さくなっており、ＶＬレベルからＶＭレベルに遷移させる期間全体で一定の傾きを達成できる。

［第３実施形態］
本実施形態は、第１実施形態の他の改良に関する。
図４の回路では、ＶＬ出力部２２の第１インバータＩＮＶ２１において、抵抗Ｒ１を通して第２出力トランジスタＮ２のゲートを充電する。このとき抵抗Ｒ１を通して充電するべき主な容量は、キャパシタＣ１と第２出力トランジスタＮ２のゲート容量とである。一般に第２出力トランジスタＮ２のゲート容量は大きいことから、そのゲート電圧ＧＬを第２出力トランジスタＮ２の閾値電圧Ｖｔｈまで充電するのに長い時間がかかってしまう。このため、図３（Ａ）、図７（Ａ）に示すように、時間Ｔ２で入力信号が反転して第１出力トランジスタＮ１のソース電圧が下がりだすまでの時間が長くかかり、実際に駆動を開始するのが遅くなりやすい。
本実施形態は、この時間Ｔ２から出力電圧Ｖｏｕｔが下がり始めるまでの時間を短くできる回路に関する。

図８は、本実施形態の２値ドライバ１Ｂｃの回路図である。
図８に示す電圧出力回路１Ｂｃが図６に示す電圧出力回路１Ｂｂと異なる点は、キャパシタＣ１による負帰還ノードと第２出力トランジスタＮ２のゲートとの間にアンプＡ１を挿入していることである。本実施形態で符号“ＧＬ”で示す電圧は、この負帰還ノードの電圧を表す。
これにより、抵抗Ｒ１を通して充電するべき容量はキャパシタＣ１とアンプＡ１の入力容量となる。アンプＡ１の入力容量は第２出力トランジスタＮ２のゲート容量よりも小さくできることから、負帰還ノードの電圧ＧＬの充電を速くすることができる。また第２出力トランジスタＮ２のゲートはアンプＡ１により負帰還ノードの電圧ＧＬと同じ電位にまで充電されるため、出力電圧Ｖｏｕｔの立ち下がり開始を早くし、かつ傾きを一定にすることができる。

図９（Ａ）に、図８の回路の出力電圧波形を示す。
この波形を図３（Ａ）や図７（Ａ）と比較すると明らかなように、時間Ｔ２から出力電圧Ｖｏｕｔが下がり始める時間遅れが殆どなく、その分、応答性が高い電圧出力を実現できていることが分かる。

なお、以上の第１〜第３実施形態において用いられる抵抗とキャパシタ、すなわちキャパシタＣ、Ｃ１並びに抵抗Ｒ、Ｒ１は、ＭＯＳトランジスタを用いて形成することもできる。その場合、抵抗やキャパシタの占有面積が小さくなるので、高集積化の面では利点が大きい。

以上の実施形態によれば、電圧出力回路の出力波形において、駆動開始直後の出力電圧がレベル変化する際の傾きを緩やかにし、かつ駆動にかかる時間が長くなりすぎないよう、波形の傾きを一定にすることができる。それによって、急峻な出力レベル変化によるノイズの発生を防止できる。また、レベル変化の終了にともなって自動的に第１出力トランジスタＮ１の出力インピーダンスが下がり、そのため負荷（駆動対象）に重畳されるノイズを速やかに低減または抑圧する性能が高い。
第２実施形態では、駆動開始直後に出力電圧の波形の傾きが短期間大きくなる現象を防止でき、出力電圧のレベル変化期間全体で一定の傾きとすることができる。
また、第３実施形態では、入力電圧の反転から出力電圧にレベル変化が現れるまでの遅延を防止できる。

本発明が適用された電圧出力回路をＣＣＤの駆動に用いた場合の利点は以下のとおりである。
第１に、撮像データに混入するノイズを抑制できるため、高品位な画像取り込みが可能となる。
第２に、転送電極間にとびこむノイズを抑制できるため、転送電極電圧のダイナミックレンジを広く確保することができる。このことにより、さらに高品位な画像取り込みを可能とする。

第３に、傾きの調整が容易である。
電圧出力回路が駆動する対象であるＣＣＤには、その画素数や画素サイズなど、多くの製品バリエーションが存在する。そのため、電圧出力回路に対し、軽いものから重いものまで、非常に広い範囲の負荷容量を駆動することが求められる。ミラー容量を追加しただけの電圧出力回路では出力電圧の傾きを一定にしようとすると、調整パラメータがミラー容量値のみであることから、負荷の大きさによって別々の駆動力の制御が必要になる場合があり、その場合、ＩＣ内部での制御信号増加やＩＣの作り分けなどが避けられない。これらはチップ面積の増大や製造コストに直結する。
本発明を適用すると、抵抗、キャパシタおよびトランジスタサイズなど、調整パラメータが多く、１つの電圧出力回路で広い範囲の負荷容量を一定の出力波形の傾きで駆動できることから、コスト削減への寄与は大きい。

（Ａ）〜（Ｃ）は、実施形態の電圧出力回路の概略図である。 第１実施形態の２値ドライバの回路図である。 （Ａ）は図２の２値ドライバの出力電圧、（Ｂ）および（Ｃ）は入力電圧の各波形図である。 ２値ドライバの、より具体的な回路図である。 出力電圧の立ち上がり部分の波形図である。 第２実施形態の２値ドライバの回路図である。 （Ａ）は図６の２値ドライバの出力電圧、（Ｂ）および（Ｃ）は入力電圧、（Ｄ）は出力電圧の立ち上がり部分の各波形図である。 第３実施形態の２値ドライバの回路図である。 （Ａ）は図８の２値ドライバの出力電圧、（Ｂ）および（Ｃ）は入力電圧の各波形図である。 背景技術の２値ドライバの回路図である。 背景技術の３値ドライバの回路図である。 （Ａ）は図１０の２値ドライバの出力電圧、（Ｂ）および（Ｃ）は入力電圧の各波形図である。 背景技術においてミラー容量を付加した２値ドライバの回路図である。

符号の説明

１Ａ…１値ドライバ、１Ｂ,１Ｂａ,１Ｂｂ,１Ｂｃ…２値ドライバ、１Ｃ…３値ドライバ、３…駆動制御回路、４…負荷、２１…ＶＭ出力部、２２…ＶＬ出力部、３１…微分回路、Ａ１…アンプ、Ｎ１…第１出力トランジスタ、Ｎ２…第２出力トランジスタ、Ｎ３２…制動トランジスタ、Ｎ３３,Ｎ３４…ＮＭＯＳトランジスタ、Ｐ３２…プルアップトランジスタ、ＩＮＶ１１,ＩＮＶ２１…第１インバータ、ＩＮＶ１２,ＩＮＶ２２…第２インバータ、Ｔｉ１…第１入力端子、Ｔｉ２…第２入力端子、Ｔｏ…出力端子、ＩＮＭ…第１入力電圧、ＩＮＬ…第２入力電圧、Ｖｏｕｔ…出力電圧、ＶＨ…高レベル電圧、ＶＭ…中レベル電圧、ＶＬ…低レベル電圧、ＦＭ…フィードバック制御電圧

Claims (8)

1. 高レベル電圧と低レベル電圧との間の電圧値を有する中レベル電圧と、前記低レベル電圧との何れかを、入力電圧のレベルに応じて出力する電圧出力回路であって、
   前記中レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の第１出力トランジスタと、
   前記出力端子と前記低レベル電圧の供給線との間に接続され、前記第１出力トランジスタに印加される前記入力電圧と逆相の電圧に応じて動作するＮチャネル型の第２出力トランジスタと、
   前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記高レベル電圧に電気的に接続する駆動制御回路と、
   を有する電圧出力回路。
2. 前記駆動制御回路は、
   前記制御ノードを前記低レベル電圧に電気的に接続するためのＮチャネル型の制動トランジスタと、
   前記制御ノードを前記高レベル電圧に電気的に接続するためのＰチャネル型のプルアップトランジスタと、
   前記出力端子と、前記制動トランジスタおよび前記プルアップトランジスタの各制御ノードとの間に接続されている微分回路と、
   を備えている請求項１に記載の電圧出力回路。
3. 前記入力電圧が入力される入力端子と、前記第１出力トランジスタの前記制御ノードとの間に第１インバータが接続され、
   前記プルアップトランジスタは、前記第１インバータ内のＰチャネル型トランジスタを介して、前記高レベル電圧の供給線に接続されている
   請求項２に記載の電圧出力回路。
4. 前記微分回路は、
   一方電極が前記出力端子に接続されているキャパシタと、
   前記キャパシタの他方電極と前記低レベル電圧の供給線との間に接続されている抵抗と、
   を含む請求項２に記載の電圧出力回路。
5. 前記微分回路は、
   一方電極が前記出力端子に接続されているキャパシタと、
   前記キャパシタの他方電極と前記低レベル電圧の供給線との間に接続されている抵抗と、
   を含み、
   前記入力端子と前記第１インバータとの間に第２インバータが接続され、
   前記第１および第２インバータの接続点の電圧に応じて動作し、前記制動トランジスタと前記プルアップトランジスタの各制御ノードを前記中レベル電圧に電気的に接続するＮチャネル型トランジスタと、
   前記キャパシタの他方電極と前記低レベル電圧の供給線との前記抵抗を介する接続経路に設けられ、前記入力端子の電圧に応じて制御されるＮチャネル型トランジスタと、
   をさらに有する
   請求項３に記載の電圧出力回路。
6. 前記出力端子に一方電極が接続され、当該出力端子の電位変動の制動力を前記第２出力トランジスタの制御ノードに付与するための制動キャパシタと、
   前記制動キャパシタの他方電極と、前記第２出力トランジスタの制御ノードとの間に接続されているバッファアンプと、
   を有する請求項１に記載の電圧出力回路。
7. 高レベル電圧の出力部と、低レベル電圧の出力部と、前記高レベル電圧と前記低レベル電圧との間の電圧値を有する中レベル電圧の出力部とを備え、前記高レベル電圧、前記低レベル電圧、前記中レベル電圧の何れかを、入力電圧に応じて出力する電圧出力回路であって、
   前記中レベル電圧の出力部は、
   前記中レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の出力トランジスタと、
   前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記高レベル電圧に電気的に接続する駆動制御回路と、
   を有する電圧出力回路。
8. 第１レベル電圧より低い第２レベル電圧を、入力電圧に応じて出力する電圧出力回路であって、
   前記第２レベル電圧の供給線と出力端子との間に接続され、制御ノードに印加される入力電圧に応じて動作するＮチャネル型の出力トランジスタと、
   前記出力端子に電位変化が生じている間は当該電位変化の制動力を前記第１出力トランジスタの前記制御ノードに付与し、前記電位変化がなくなるにしたがって前記制御ノードを前記第１レベル電圧に電気的に接続する駆動制御回路と、
   を有する電圧出力回路。
   

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