JP2004015264A - Cmos出力バッファー回路 - Google Patents
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Abstract
【解決手段】出力端子4を駆動力増強バッファー5へフィードバックする回路中に、論理しきい値の低い第1のインバータ6および論理しきい値の高い第2のインバータ7を設け、出力端子4の出力状態遷移中に第1のインバータ6の出力が‘L’のときに第2のインバータ7の出力が‘H’となる期間を生じさせる。これによりPMOS82とNMOS83もしくは、PMOS92とNMOS93を同時にオンさせ、NAND8もしくはNOR9の出力変化の傾きを緩やかにしてゲインを下げる。駆動力増強バッファー5のスイッチング動作を制御するNAND8およびNOR9の出力は、出力端子4の出力遷移の傾きに応じて変化し、そのゲインは出力遷移の傾きが急なときは高く、傾きが緩やかなときは低くなる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、出力バッファーの駆動力をその動作中に変えるように制御する駆動力制御回路を有するCMOS出力バッファー回路に関する。
【0002】
【従来の技術】
近年の集積回路の動作速度向上の著しい進展に伴い、その出力バッファーにも高速化が要求されてきた。この要求に応える手段として、出力バッファーの駆動力の向上が図られてきたが、一方、駆動力の向上は、オーバーシュート、アンダーシュート、リンギングといったノイズ発生の問題を引き起こしていた。
【0003】
そこで、出力バッファーには、駆動力の向上と低ノイズ化という相反する要求を同時に解決することが求められてきた。
【0004】
この解決策の一つとして、出力バッファーの動作中にその駆動力を変えるものがある。デジタル回路の出力バッファーに求められる高速化とは、次段入力の論理しきい値に如何に早く到達するかであり、そのため出力バッファーには、状態遷移開始から次段入力の論理しきい値レベル到達までは高い駆動力が求められる。
【0005】
一方、ノイズが発生しやすいのは、出力レベルが次段入力の論理しきい値に到達した後であり、特に駆動力が高いとノイズが顕著に発生する。ノイズ低減のためには、出力レベルが次段入力の論理しきい値に到達したら出力バッファーの駆動力を下げることが有効である。
【0006】
図6に従来のCMOS出力バッファー制御回路の回路構成を示す。入力101はサブバッファー102を介して出力バッファーのメインバッファー103に接続されている。メインバッファー103は出力端子104に接続され、負荷容量105を駆動する。また、出力端子104には、立ち上がり駆動力増強用のPチャネルMOSFET(以下PMOSと称す)1061と立ち下がり駆動力増強用のNチャネルMOSFET(以下NMOSと称す)1062からなる駆動力増強バッファー106がメインバッファー103に並列に接続されている。
【0007】
PMOS1061のゲート端子には、2入力のNAND108が接続され、NMOS1062のゲート端子には、2入力のNOR109が接続されている。NAND108とNOR109の入力はともに、入力101と出力端子104のインバータ107による反転出力である。すなわち、この駆動力増強バッファ106のオン/オフの制御は、入力101と出力端子104からのフィードバックにより行われるものである。
【0008】
なお、出力端子104と負荷容量105の間には、集積回路のパッケージのピンやボンディングワイヤ等による寄生インダクタンス110が存在している。
【0009】
ここで、出力遷移時の駆動力増強バッファー106の動作について説明する。まず、入力101が‘H’で入出力とも安定しているとき、出力端子104も‘H’であるのでインバータ107の出力は‘L’となっている。したがって、NAND107の出力は‘H’、NOR108の出力は‘L’となっており、PMOS1061およびNMOS1062はともにオフ、すなわち駆動力増強バッファー106は機能していない。
【0010】
次に入力101が‘H’から‘L’に変化すると、出力端子104も‘H’から‘L’へ変化し始めるが、負荷容量105の大きさに依存する出力遅延時間がある。したがって、インバータ107の出力は、入力101が‘H’から‘L’に変化した直後は依然‘L’のままである。そのため、NOR108の入力がともに‘L’となり、出力が‘H’となってNMOS1062はオンする。
【0011】
一方、NAND107は入力101が‘L’となったため、出力の‘H’が継続し、PMOS1061はオフしたままである。
【0012】
すなわち、この期間、駆動力増強バッファー106は、NMOS1062のみがオンすることにより、メインバッファー103が出力を立ち下げようとする駆動力を増強する働きをする。
【0013】
その後、出力端子104のレベルがインバータ107の論理しきい値を越えるとインバータ107の出力は‘H’となり、NOR108の出力が‘L’となってNMOS1062はオフする。ここで駆動力増強バッファー106の動作は終了する。つまり、駆動力増強バッファー106は、出力端子104のレベルが変化を始めてからインバータ107の論理しきい値を越えるまで機能するものである。
【0014】
図7にその様子を示す。出力波形の立ち下がり当初はメインバッファー103と駆動力増強バッファー106が共に働くため急激に立ち下がるが、出力レベルがインバータ107の論理しきい値を越えると駆動力増強バッファー106が動作しなくなるため出力の変化が緩やかになる。
【0015】
なお、図7には示していないが、入力101が‘L’から‘H’に変化するときは、出力端子104のレベルがインバータ107の論理しきい値を越えるまでNAND108の出力が‘L’となり、PMOS1061をオンにして立ち上がり直後の出力の変化を速くする。
【0016】
このようにして、図6の回路では、インバータ107とNOR109もしくはNAND108が、出力遷移直後は駆動力を高くし、遷移途中からは駆動力を下げるという出力バッファーの駆動力を制御する動作を行っている。
【0017】
【発明が解決しようとする課題】
しかしながら従来のCMOS出力バッファー制御回路には、遷移途中で駆動力を下げる際に内部振動が発生しやすいという問題点がある。これは、駆動力の急激な変化により単位時間当たりの電流変化率が大きくなり、これと寄生インダクタンス110との積からなる逆起電力が増大し、出力の変化を逆方向へ押し戻そうとすることに起因する。
【0018】
この逆起電力によるレベルの低下により、一旦インバータ107の論理しきい値を越えたと判定された出力が再度論理しきい値以下と判定され、駆動力増強バッファー106を再度オンさせる。すると先程とは逆方向に働く逆起電力が生じ、今度は駆動力増強バッファー106をオフさせるように作用する。この繰り返しが振動を発生させるものであり、そのシミュレーション例を図8に示す。
【0019】
この駆動力の急激な変化をもたらす要因は、駆動力増強バッファー106を制御するインバータ107とNAND108もしくはNOR109で構成される駆動力制御回路のゲインの高さにある。
【0020】
図9は、出力端子104が‘H’から‘L’に変化するときを例にとって、この駆動力制御回路からインバータ107とNOR109で構成される部分を抜き出したもので、ここではNOR109をMOSFETを用いて表わしている。
【0021】
図9において、入力101が‘H’から‘L’に変化した直後は、出力端子104がまだ‘H’のままであり、インバータ107の反転出力であるNOR入力1091は‘L’のままである。したがってNOR出力1092は‘H’となる。
【0022】
その後、出力端子104が‘L’に変化するとNOR入力1091は‘H’に変化する。するとPMOS1093はオンからオフ、NMOS1094はオフからオンへ状態が変化し、NOR出力1092は‘L’となる。このときPMOS1093の状態変化とNMOS1094の状態変化が同時に起きるため、NOR出力1092の‘L’から‘H’への変化は急峻である。
【0023】
図10に出力端子104の電圧の変化に対するNOR出力1092の電圧の変化の様子を示す。入力に対する出力の変化が急峻であることは、この駆動力制御回路のゲインが高いことを示している。
【0024】
NOR出力1092の出力変化が急峻であるため、駆動力増強バッファー106のNMOS1062が急激にオフし、出力端子104への駆動力は急激に減少する。
【0025】
また、この駆動力制御回路のゲインの高さにより制御回路の出力信号傾きは、出力端子104の電圧変化の傾きによらず、ほぼ一定である。図11に出力端子104の傾きの異なる2種類の波形(入力波形1、入力波形2)に対するNOR出力1092の応答波形(出力波形1、出力波形2)を示すが、出力波形1と出力波形2で、電圧変化の傾きがほぼ同じであることがわかる。
【0026】
寄生インダクタンス110の逆起電力に起因する発振に関しては、図11の入力波形2のような傾きの緩やかな波形に対して制御回路の出力信号傾きが急であることが問題である。出力端子104の電圧変化の傾きが急な波形の場合、多少逆起電力が発生してもそれを上回る速さで出力端子104の電圧レベルが変化するため、逆起電力の影響が打ち消されるが、傾きの緩やかな波形では、逆起電力の影響を打ち消すほど出力端子104の電圧レベルが変化しないため、振動が顕著に起きる。
【0027】
一方、出力端子104の電圧変化傾きが急な波形の場合、駆動力増強バッファー106を早くオフさせるためにこの駆動力制御回路の出力傾きも急であることが望ましい。さもないと、ノイズが問題となる状況でも駆動力が増強されたままとなってしまう。
【0028】
なお、ここまでは、入力101が‘H’から‘L’に変化する場合を例にとって説明したが、入力101が‘L’から‘H’に変化する場合も、PMOS1061を制御するインバータ107とNAND108により構成される駆動力制御回路のゲインの高さに起因して、やはり出力端子104に振動が生じる。
【0029】
すなわち、CMOS出力バッファーの制御回路のスイッチング時に出力端子に振動が生じるという問題がある。
【0030】
そこで、本発明の目的は、駆動力制御回路出力の傾きをバッファー出力信号の変化の傾きに応じて変化させることにより、出力端子に生じる振動を抑制することができるCMOS出力バッファー回路を提供することにある。
【0031】
【課題を解決するための手段】
上記目的を達成するために、本発明のCMOS出力バッファー回路は、入力信号を出力端子に伝達するバッファーと、前記出力端子と一方の電源間及び、前記出力端子と他方の電源間の少なくとも一方に接続されたMOSFETを有する駆動力増強用バッファーと、前記駆動力増強用バッファーのMOSFETのゲートに接続され、且つ前記入力信号および前記出力端子の信号を入力とし、前記出力端子の信号レベル変化の傾きに追随してその出力傾きを変化させる駆動力制御回路とを具備することを特徴とする。
【0032】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とVDD端子の間に接続される駆動力増強用PチャネルMOSFETと、前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、前記駆動力増強用PチャネルMOSFETのゲート端子と前記VDD端子との間に接続された第1のPチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第2のPチャネルMOSFET、ならびに前記駆動力増強用PチャネルMOSFETのゲート端子と前記VSS端子との間に直列に接続される第1のNチャネルMOSFETおよび前記入力信号をゲート入力とする第2のNチャネルMOSFETからなる第1のCMOS回路と、前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に直列に接続される第3のPチャネルMOSFETおよび前記入力信号をゲート入力とする第4のPチャネルMOSFET、ならびに前記駆動力増強用NチャネルMOSFETのゲート端子と前記VSS端子との間に接続された第3のNチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第4のNチャネルMOSFETからなる第2のCMOS回路と、前記出力端子を入力とし、且つその出力が前記第1のCMOS回路の前記第1のPチャネルMOSFETおよび前記第2のCMOS回路の前記第3のPチャネルMOSFETのゲート端子に接続される第1のインバータと、前記出力端子を入力とし、その出力が前記第1のCMOS回路の前記第1のNチャネルMOSFETおよび前記第2のCMOS回路の前記第3のNチャネルMOSFETのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第2のインバータとからなることを特徴とする。
【0033】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とVDD端子の間に接続される駆動力増強用PチャネルMOSFETと、前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、前記駆動力増強用PチャネルMOSFETのゲート端子と前記VDD端子との間に接続されるPチャネルMOSFETと前記ゲート端子と前記VSS端子との間に接続されるNチャネルMOSFETからなる第1のCMOS回路と、前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に接続されるPチャネルMOSFETと前記ゲート端子と前記VSS端子との間に接続されるNチャネルMOSFETからなる第2のCMOS回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第1のCMOS回路のPチャネルMOSFETに接続される第1のNOR回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第1のCMOS回路のNチャネルMOSFETに接続され、且つ論理しきい値が前記第1のNOR回路と異なる第2のNOR回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第2のCMOS回路のPチャネルMOSFETに接続される第1のNAND回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第2のCMOS回路のNチャネルMOSFETに接続され、且つ論理しきい値が前記第1のNAND回路と異なる第2のNAND回路とからなることを特徴とする。
【0034】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に直列に接続される第1のPチャネルMOSFETおよび前記入力信号をゲート入力とする第2のPチャネルMOSFET、ならびに前記駆動力増強用NチャネルMOSFETのゲート端子と前記VSS端子との間に接続された第1のNチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第2のNチャネルMOSFETからなるCMOS回路と、前記出力端子を入力とし、且つその出力が前記CMOS回路の前記第1のPチャネルMOSFETのゲート端子に接続される第1のインバータと、前記出力端子を入力とし、その出力が前記CMOS回路の前記第1のNチャネルMOSFETのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第2のインバータとからなることを特徴とする。
【0035】
このような本発明のCMOS出力バッファー回路によれば、駆動力制御回路のゲインは小さくなり、出力信号の変化の傾きに応じて駆動力制御回路出力の傾きも変化させることができる。したがって、CMOS出力バッファーの出力端子に生じる振動の発生を抑制することできる。
【0036】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0037】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るCMOS出力バッファー回路の回路図である。
【0038】
図1において、入力1はサブバッファー2を介して出力バッファーのメインバッファー3に接続されている。メインバッファー3は出力端子4に接続され、負荷容量(図示せず)を駆動する。また、出力端子4には、立ち上がり駆動力増強用のPMOS51と立ち下がり駆動力増強用のNMOS52からなる駆動力増強バッファー5が接続されている。
【0039】
PMOS51のゲート端子には、2入力のNAND8が接続され、NMOS52のゲート端子には、2入力のNOR9が接続されている。
【0040】
NAND8を構成するMOSFETのうち、PMOS81とNMOS84のゲート端子には入力1が接続され、PMOS82のゲート端子には、第1のインバータ6の出力が接続され、NMOS83のゲート端子には、第2のインバータ7の出力が接続されている。
【0041】
NOR9を構成するMOSFETのうち、PMOS91とNMOS94のゲート端子には入力1が接続され、PMOS92のゲート端子には、第1のインバータ6の出力が接続され、NMOS93のゲート端子には、第2のインバータ7の出力が接続されている。
【0042】
第1のインバータ6と第2のインバータ7の入力は、ともに出力端子104に接続されているが、その論理しきい値に違いがある。通常CMOS回路においては、論理しきい値は電源電圧VDDの1/2、すなわち1/2VDDに設計されるが、ここでは、第1のインバータ6の論理しきい値は通常値より低く、第2のインバータ7の論理しきい値は通常値より高く設計されている。
【0043】
以下、本実施形態の動作について説明するが、ここでは特に駆動力増強バッファー5のうち、立ち下がり駆動力増強用のNMOS52に関し、その駆動を制御するNOR9に関して説明する。
【0044】
まず、図2を用いて第1のインバータ6と第2のインバータ7の働きについて説明する。図2は、横軸に出力端子4の電圧、すなわち第1のインバータ6および第2のインバータ7の入力電圧を取り、第1のインバータ6と第2のインバータ7のそれぞれの出力電圧の変化の様子を示したものである。また、入力1を‘L’としたときのNOR9の出力電圧の変化の様子も併せて示している。
【0045】
図2に示すように、出力端子4の電圧が次第に高くなった場合、論理しきい値の低い第1のインバータ6は、早く立ち下がり、論理しきい値の高い第2のインバータ7は、遅れて立ち下がる。したがって、出力端子4の電圧が図2中のV1からV4の間は、第1のインバータ6と第2のインバータ7は、同一の入力電圧に対して異なる出力電圧を示す。
【0046】
特に、出力端子4の電圧が図2中のV2からV3の間は、第1のインバータ6の出力は‘L’レベル近くまで下がっているのに対し、第2のインバータ7の出力は、まだ‘H’レベル近くに留まっている。
【0047】
このとき、NOR9においては、第1のインバータ6の出力が接続されるPMOS92と第2のインバータ7の出力が接続されるNMOS93がともにオン状態となり、NOR9の出力電圧は、PMOS92とPMOS91のオン抵抗を足し合わせた値とNMOS93のオン抵抗の比によって定まる中間電位を取る。NOR9の出力電圧変化の様子も併せて図2に示す。
【0048】
図2のNOR9の出力電圧の変化の波形と図10に示す従来の回路の電圧変化の波形を比べてわかるように、NOR9の出力電圧変化の傾きは非常になだらかである。このことは、出力端子4からNOR9の出力に至る駆動力制御回路のゲインが小さいことを意味する。そのため、NOR9の出力は、出力端子4の変化の傾きに追随して変化する。
【0049】
図3にその様子を示す。レベル変化の傾きが急である出力端子4の波形1に対しては、NOR9の出力波形1に示すようにNOR9の出力も急速に変化する。一方、レベル変化の傾きが緩やかな出力端子4の波形2に対しては、NOR9の出力波形2に示すようにNOR9の出力も緩やかに変化する。
【0050】
これにより、NMOS52のゲート電圧が出力端子4の出力信号の変化の傾きに応じて変化するようになり、NMOS52を流れる電流量も出力端子4の出力信号の変化の傾きに応じて変化するようになる。
【0051】
すなわち、出力端子4の出力信号の変化の傾きが緩やかなときは、出力端子4の電流変化率を小さくでき、逆起電力の大きさが抑制されて出力遷移中の振動の発生を小さくできる。
【0052】
以上、立ち下がり駆動力増強用のNMOS52を制御するNOR9について説明したが、立ち上がり駆動力増強用のPMOS51を制御するNAND8も、出力端子4の波形に対しては同様の動作をするのでここでは説明を省略する。
【0053】
このように本実施形態によれば、駆動力制御回路の出力傾きをバッファー回路の出力信号の変化の傾きに応じて変化させることができる。したがって、出力信号の変化の傾きが緩やかなときに発生するの駆動力増強バッファーのスイッチングに伴う過大な逆起電力を抑制でき、遷移中の出力に生じる振動の発生を小さくできるCMOS出力バッファー回路を実現することが可能である。
【0054】
(第2の実施形態)
図4は、本発明の第2の実施形態に係るCMOS出力バッファー回路の回路図である。
【0055】
図4において、入力1がサブバッファー2とメインバッファー3を順次経て出力端子4に接続されることと、出力端子4にPMOS51とNMOS52からなる駆動力増強バッファー5がメインバッファー3に並列に接続されることは、第1の実施形態に係る図1と同様である。
【0056】
図1と異なるのは、出力端子4の出力信号をフィードバックしてPMOS51およびNMOS52を制御するそれぞれの駆動力制御回路の構成である。
【0057】
PMOS51を制御する駆動力制御回路は、サブバッファー2の出力と出力端子4をともに入力とする第1のNOR16と第2のNOR17と、第1のNOR16がゲート端子に接続されるPMOS101および第2のNOR17がゲート端子に接続されるNMOS102からなり、PMOS101およびNMOS102のそれぞれのドレイン端子が共通に接続される端子103がPMOS51のゲート端子に接続されている。
【0058】
一方、NMOS52を制御する駆動力制御回路は、サブバッファー2の出力と出力端子4をともに入力とする第1のNAND18と第2のNAND19と、第1のNAND18がゲート端子に接続されるPMOS111および第2のNAND19がゲート端子に接続されるNMOS112からなり、PMOS111およびNMOS112のそれぞれのドレイン端子が共通に接続される端子113がNMOS52のゲート端子に接続されている。
【0059】
ここで、第1のNOR16と第2のNOR17は論理しきい値が異なり、第1のNOR16の論理しきい値は1/2VDDより低く、第2のNOR17の論理しきい値は1/2VDDより高く設計されている。
【0060】
また、第1のNAND18と第2のNAND19も、第1のNAND18の論理しきい値は1/2VDDより低く、第2のNAND19の論理しきい値は1/2VDDより高くなるように設計されている。
【0061】
以下、本実施形態の動作について説明するが、ここでも第1の実施形態の説明と同じく、立ち下がりの駆動力増強用のNMOS52を制御する回路を例にとって説明する。
【0062】
入力1が‘H’から‘L’に変化し始めて、サブバッファー2の出力が、‘L’から‘H’に変化しても、出力端子4は、メインバッファー3の出力に遅延があるため、しばらくは直前の出力‘H’のままであり、この間第1のNAND18と第2のNAND19の出力はともに‘L’である。したがって、このときPMOS111はオン、NMOS112はオフして端子113は‘H’となる。
【0063】
その後、出力端子4は、‘H’から‘L’に変化し始めるが、第2のNAND19は論理しきい値が高く、第1のNAND18は論理しきい値が低いため、第2のNAND19の出力は、第1のNAND18よりも先に‘H’に変化し始める。
【0064】
第2のNAND19の出力が‘H’に変化し始めると、NMOS112はオンし始めるが、このとき第1のNAND18の出力は依然‘H’のため、PMOS111もオンしている。この状態は、第1のNAND18の出力が‘H’に変化するまで続く。
【0065】
PMOS112とNMOS112がともにオン状態の場合、端子113の電圧は、PMOS112とNMOS112のオン抵抗の比によって定まる中間電位を取る。このときの出力端子4の電圧変化に対する端子113の電圧変化の様子を見ると、図2に示した実施形態1のNOR9の波形と同様に、その電圧変化の傾きは非常になだらかである。このことは、出力端子4から端子113に至る駆動力制御回路のゲインが小さいことを意味し、その効果も実施形態1の説明で述べたことと同様である。
【0066】
さらに、本実施形態では、上記駆動力制御回路のトランジスタ寸法を小さくできる効果もある。
【0067】
一般に、駆動力増強バッファー5のような駆動力の大きなバッファーを使用する場合、その前段の回路もある程度大きな駆動力が必要で、そのためそのトランジスタ寸法を大きくする必要がある。その回路がNORやNANDの場合、回路構成上PMOSあるいはNMOSの直列のトランジスタ列が存在するが、直列のトランジスタ列は、その段数に比例してオン抵抗が上がる。動作速度を確保するためには、オン抵抗を上げないことが必要で、そのためには、直列段数に比例して、さらにトランジスタ寸法を大きくする必要がある。
【0068】
したがって、本実施形態のように、駆動力増強バッファー5の前段の回路が直列のトランジスタ列を持たない場合、トランジスタ寸法を大きくする必要がない。このことは、素子密度向上の点で効果がある。
【0069】
(第3の実施形態)
図5は、本発明の第3の実施形態に係るCMOS出力バッファー回路の回路図である。
【0070】
図5の回路は、第1の実施形態に係る図1の回路から、立ち上がりの駆動力増強に関わるPMO51およびNAND8を取り除いたものである。また、図5の回路の動作は、第1の実施形態の説明で述べた図1の回路の動作と同じであるので、ここでは動作の説明を省略する。
【0071】
本実施形態は、出力バッファーのインターフェイスレベル仕様がTTLレベルのような低レベル側に設定されている場合に用いると効果がある。
【0072】
TTLレベルの仕様は、最大低電位レベルが0.8V、最小高電位レベルが2.0Vと非常に低電位側に偏っている。したがって出力端子4のレベルを‘H’から‘L’に変化させるときには、そのレベルを0.8V以下にまで急速に立ち下げる必要があり、大きな駆動力が必要である。同時にリンギング等のノイズも0.8Vを超えることは許されず、大駆動力と低ノイズの両立は難しい。
【0073】
一方、出力端子4のレベルを‘L’から‘H’に変化させるときは、2.0Vまで立ち上げればよく、大きな駆動力を必要としない。
【0074】
このような場合、駆動力増強バッファー5は、NMOS52だけあればよい。
【0075】
出力レベルの仕様に合わせて、不要な回路を削除することにより出力バッファーのデバイス面積を少なくすることができる。
【0076】
【発明の効果】
本発明のCMOS出力バッファー回路によれば、駆動力増強バッファーを制御する回路のゲインを出力端子の波形の傾き応じて変化させることができ、出力端子に発生する振動を減少させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るCMOS出力バッファー回路の回路図。
【図2】本発明の第1の実施形態に係るCMOS出力バッファー回路の第1の動作波形図。
【図3】本発明の第1の実施形態に係るCMOS出力バッファー回路の第2の動作波形図。
【図4】本発明の第2の実施形態に係るCMOS出力バッファー回路の回路図。
【図5】本発明の第3の実施形態に係るCMOS出力バッファー回路の回路図。
【図6】従来のCMOS出力バッファー回路の回路図。
【図7】従来のCMOS出力バッファー回路の第1の動作波形図。
【図8】従来のCMOS出力バッファー回路の第2の動作波形図。
【図9】従来のCMOS出力バッファー回路の一部を抜き出した回路図。
【図10】従来のCMOS出力バッファー回路の第3の動作波形図。
【図11】従来のCMOS出力バッファー回路の第4の動作波形図。
【符号の説明】
1、101 入力
2、102 サブバッファー
3、103 メインバッファー
4、104 出力端子
5、106 駆動力増強バッファー
6 第1のインバータ
7 第2のインバータ
8、108 NAND
9、109 NOR
16 第1のNOR
17 第2のNOR
18 第1のNAND
19 第2のNAND
105 負荷容量
107 インバータ
110 寄生インダクタンス
51、81、82、91、92、101、111、1061、1093PチャネルMOSFET
52、83、84、93、94、102、112、1062、1094NチャネルMOSFET
103、104端子
1091NOR入力
1092NOR出力
Claims (10)
- 入力信号を出力端子に伝達するバッファーと、
前記出力端子と一方の電源間及び、前記出力端子と他方の電源間の少なくとも一方に接続されたMOSFETを有する駆動力増強用バッファーと、
前記駆動力増強用バッファーのMOSFETのゲートに接続され、且つ前記入力信号および前記出力端子の信号を入力とし、前記出力端子の信号レベル変化の傾きに追随してその出力傾きを変化させる駆動力制御回路と
を具備することを特徴とするCMOS出力バッファー回路。 - 入力に対する前記駆動力制御回路の出力ゲインを小さくすることにより、前記出力端子の信号レベル変化の傾きに追随して前記駆動力制御回路の出力傾きを変化させることを特徴とする請求項1に記載のCMOS出力バッファー回路。
- 前記駆動力制御回路は、
前記出力端子の信号を入力の1つとする出力反転型の1組の論理しきい値の異なる論理演算回路と、
この1組の論理演算回路の出力がそれぞれ所定のゲート端子に接続される1対のPチャネルMOSFETとNチャネルMOSFETを含むCMOS回路とを
有することを特徴とする請求項1に記載のCMOS出力バッファー回路。 - 前記CMOS回路の1対のPチャネルMOSFETとNチャネルMOSFETのうちの前記PチャネルMOSFETのゲートには、前記論理しきい値を低く設定した論理演算回路の出力が接続され、
前記NチャネルMOSFETのゲートには、前記論理しきい値を高く設定した論理演算回路の出力が接続されてなり、
これにより前記1対のPチャネルMOSFETとNチャネルMOSFETが同時に導通する状態を生ぜしめ、もって前記CMOS回路の出力傾きが入力信号遷移の傾きに応じて変化するようにしたことを特徴とする請求項3に記載のCMOS出力バッファー回路。 - 入力信号を入力とする出力反転型のサブバッファーと、
前記サブバッファーの出力を入力とし、その反転出力を出力端子に出力する出力反転型のメインバッファーと、
前記出力端子とVDD端子の間に接続される駆動力増強用PチャネルMOSFETと、
前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、
前記駆動力増強用PチャネルMOSFETのゲート端子と前記VDD端子との間に接続された第1のPチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第2のPチャネルMOSFET、ならびに前記駆動力増強用PチャネルMOSFETのゲート端子と前記VSS端子との間に直列に接続される第1のNチャネルMOSFETおよび前記入力信号をゲート入力とする第2のNチャネルMOSFETからなる第1のCMOS回路と、
前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に直列に接続される第3のPチャネルMOSFETおよび前記入力信号をゲート入力とする第4のPチャネルMOSFET、ならびに前記駆動力増強用NチャネルMOSFETのゲート端子と前記VSS端子との間に接続された第3のNチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第4のNチャネルMOSFETからなる第2のCMOS回路と、
前記出力端子を入力とし、且つその出力が前記第1のCMOS回路の前記第1のPチャネルMOSFETおよび前記第2のCMOS回路の前記第3のPチャネルMOSFETのゲート端子に接続される第1のインバータと、
前記出力端子を入力とし、その出力が前記第1のCMOS回路の前記第1のNチャネルMOSFETおよび前記第2のCMOS回路の前記第3のNチャネルMOSFETのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第2のインバータと
を具備することを特徴とするCMOS出力バッファー回路。 - 前記第2のインバータの論理しきい値が前記第1のインバータの論理しきい値に比べて高く設定されたことを特徴とする請求項5に記載のCMOS出力バッファー回路。
- 入力信号を入力とする出力反転型のサブバッファーと、
前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、
前記出力端子とVDD端子の間に接続される駆動力増強用PチャネルMOSFETと、
前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、
前記駆動力増強用PチャネルMOSFETのゲート端子と前記VDD端子との間に接続されるPチャネルMOSFETと前記ゲート端子と前記VSS端子との間に接続されるNチャネルMOSFETからなる第1のCMOS回路と、
前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に接続されるPチャネルMOSFETと前記ゲート端子と前記VSS端子との間に接続されるNチャネルMOSFETからなる第2のCMOS回路と、
前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第1のCMOS回路のPチャネルMOSFETに接続される第1のNOR回路と、
前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第1のCMOS回路のNチャネルMOSFETに接続され、且つ論理しきい値が前記第1のNOR回路と異なる第2のNOR回路と、
前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第2のCMOS回路のPチャネルMOSFETに接続される第1のNAND回路と、
前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第2のCMOS回路のNチャネルMOSFETに接続され、且つ論理しきい値が前記第1のNAND回路と異なる第2のNAND回路と
を具備することを特徴とするCMOS出力バッファー回路。 - 前記第2のNOR回路の論理しきい値が前記第1のNOR回路の論理しきい値に比べて高く、前記第2のNAND回路の論理しきい値が前記第1のNAND回路の論理しきい値に比べて高く設定されたことを特徴とする請求項7に記載のCMOS出力バッファー回路。
- 入力信号を入力とする出力反転型のサブバッファーと、
前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、
前記出力端子とVSS端子の間に接続される駆動力増強用NチャネルMOSFETと、
前記駆動力増強用NチャネルMOSFETのゲート端子と前記VDD端子との間に直列に接続される第1のPチャネルMOSFETおよび前記入力信号をゲート入力とする第2のPチャネルMOSFET、ならびに前記駆動力増強用NチャネルMOSFETのゲート端子と前記VSS端子との間に接続された第1のNチャネルMOSFETおよびこれに並列接続されて前記入力信号をゲート入力とする第2のNチャネルMOSFETからなるCMOS回路と、
前記出力端子を入力とし、且つその出力が前記CMOS回路の前記第1のPチャネルMOSFETのゲート端子に接続される第1のインバータと、
前記出力端子を入力とし、その出力が前記CMOS回路の前記第1のNチャネルMOSFETのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第2のインバータと
を具備することを特徴とするCMOS出力バッファー回路。 - 前記第2のインバータの論理しきい値が前記第1のインバータの論理しきい値に比べて高く設定されたことを特徴とする請求項9に記載のCMOS出力バッファー回路。
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