JP2008502286A - 高性能リピータモードおよび通常リピータモードを有するリピータ回路 - Google Patents
高性能リピータモードおよび通常リピータモードを有するリピータ回路 Download PDFInfo
- Publication number
- JP2008502286A JP2008502286A JP2007527699A JP2007527699A JP2008502286A JP 2008502286 A JP2008502286 A JP 2008502286A JP 2007527699 A JP2007527699 A JP 2007527699A JP 2007527699 A JP2007527699 A JP 2007527699A JP 2008502286 A JP2008502286 A JP 2008502286A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- repeater
- coupled
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 14
- 230000009977 dual effect Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 description 12
- 239000002184 metal Substances 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
Abstract
Description
本願は、本特許出願と同じ出願人に譲渡され、参照により全体が本明細書に組み込まれる、代理人事件整理番号TRAN−P321の「Repeater Circuit with High Performance Repeater Mode and Normal Repeater Mode,Wherein High Performance Repeater Has Fast Reset Capability」と題される、R.Masleidらによって2004年6月28日に出願された米国特許出願第10/879,645号に関連し、参照により全体が本明細書に組み込まれる。
本願は、本発明の出願人に譲渡され、代理人事件整理番号TRAN−P331の「Circuits and Methods for Detecting and Assisting Wire Transitions」と題される、R.Masleidらによって2004年6月28日に出願された米国特許出願第10/879,807号に関連し、参照により全体が本明細書に組み込まれる。
本願は、本発明の出願人に譲渡され、代理人事件整理番号TRAN−P332の「Repeater Circuit Having Different Operating and Reset Voltage Ranges,and Methods Thereof」と題される、R.Masleidらによって2004年6月28日に出願された米国特許出願第10/879,808号に関連し、参照により全体が本明細書に組み込まれる。
repeater mode)を有する、リピータ回路の分野に関する。
Claims (20)
- 複数のトランジスタと、
第1のスイッチ位置および第2のスイッチ位置で作動する複数のスイッチと、
を備えるリピータ回路であって、
前記複数のトランジスタおよび前記複数のスイッチが連結されて複数のサブ回路を形成し、
前記スイッチが前記第1のスイッチ位置にある場合、前記サブ回路が高性能リピータモードへと配置され、
前記複数のスイッチが前記第2のスイッチ位置にある場合、前記複数のサブ回路は通常リピータモードへと配置される、リピータ回路。 - 前記高性能リピータモードにおいて、前記複数のサブ回路は、
立ち上がりエッジ駆動回路と、
立ち下がりエッジ駆動回路と、
キーパ回路と、
を含む、請求項1記載のリピータ回路。 - 前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNANDゲートと、
前記NANDゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力p型トランジスタ装置と、
前記NANDゲートの前記出力に連結される上側遅延回路と、
前記上側遅延回路および前記NANDゲートに連結される上側ハーフラッチ回路と、
を含む、請求項2記載のリピータ回路。 - 前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNORゲートと、
前記NORゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力n型トランジスタ装置と、
前記NORゲートの前記出力に連結される下側遅延回路と、
前記下側遅延回路および前記NORゲートに連結される下側ハーフラッチ回路と、
を含む、請求項2記載のリピータ回路。 - 前記キーパ回路は、直列に配置される第1のインバータ、第2のインバータ、第3のインバータ、および第4のインバータを含む、請求項2記載のリピータ回路。
- 前記通常リピータモードにおいて、前記複数のサブ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項1記載のリピータ回路。 - 前記二重インバータ回路は、前記高性能リピータモードのNANDゲートから及び前記高性能リピータモードのNORゲートからの特定のトランジスタを用いて形成される、請求項6記載のリピータ回路。
- 第1のスイッチ位置で作動する複数の第1のスイッチを有する立ち上がりエッジ駆動回路と、
第1のスイッチ位置で作動する複数の第2のスイッチを有する立ち下がりエッジ駆動回路と、
キーパ回路と、を備え、前記複数のスイッチが第2のスイッチ位置で動作される場合、前記立ち上がりエッジ駆動回路および立ち下がりエッジ駆動回路が二重インバータ回路に変換される、リピータ回路。 - 前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNANDゲートと、
前記NANDゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力p型トランジスタ装置と、
前記NANDゲートの前記出力に連結される上側遅延回路と、
前記上側遅延回路および前記NANDゲートに連結される上側ハーフラッチ回路と、
を更に含む、請求項8記載のリピータ回路。 - 前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNORゲートと、
前記NORゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力n型トランジスタ装置と、
前記NORゲートの前記出力に連結される下側遅延回路と、
前記下側遅延回路および前記NORゲートに連結される下側ハーフラッチ回路と、
を更に含む、請求項8記載のリピータ回路。 - 前記キーパ回路が、直列に配置される第1のインバータ、第2のインバータ、第3のインバータ、および第4のインバータを含む、請求項8記載のリピータ回路。
- 前記二重インバータ回路と前記キーパ回路が並列に配置される、請求項8記載のリピータ回路。
- 前記二重インバータ回路は、前記立ち下がりエッジ駆動回路のNORゲートから及び前記前記立ち上がりエッジ駆動回路のNANDゲートからの特定のトランジスタを用いて形成される、請求項8記載のリピータ回路。
- 複数のモードでリピータ回路を作動させる方法であって、前記方法は、
前記リピータ回路に複数のスイッチを挿入し、
高性能リピータモードでの動作が望ましい場合には、前記複数のスイッチを第1のスイッチ位置に設定し、
通常リピータモードでの動作が望ましい場合には、前記複数のスイッチを第2のスイッチ位置に設定する、方法。 - 前記高性能リピータモードにおいて、前記リピータ回路は、
立ち上がりエッジ駆動回路と、
立ち下がりエッジ駆動回路と、
キーパ回路と、
を含む、請求項14記載の方法。 - 前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNANDゲートと、
前記NANDゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力p型トランジスタ装置と、
前記NANDゲートの前記出力に連結される上側遅延回路と、
前記上側遅延回路および前記NANDゲートに連結される上側ハーフラッチ回路と、
を含む、請求項15記載の方法。 - 前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるNORゲートと、
前記NORゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力n型トランジスタ装置と、
前記NORゲートの前記出力に連結される下側遅延回路と、
前記下側遅延回路および前記NORゲートに連結される下側ハーフラッチ回路と、
を含む、請求項15記載の方法。 - 前記キーパ回路は、直列に配置される第1のインバータ、第2のインバータ、第3のインバータ、および第4のインバータを含む、請求項15記載の方法。
- 前記通常リピータモードにおいて、前記リピータ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項14載の方法。 - 前記二重インバータ回路は、前記高性能リピータモードのNANDゲートからと、前記高性能リピータモードのNORゲートからとの特定のトランジスタを用いて形成される、請求項19記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/864,271 | 2004-06-08 | ||
US10/864,271 US7336103B1 (en) | 2004-06-08 | 2004-06-08 | Stacked inverter delay chain |
US10/879,879 | 2004-06-28 | ||
US10/879,879 US7119580B2 (en) | 2004-06-08 | 2004-06-28 | Repeater circuit with high performance repeater mode and normal repeater mode |
PCT/US2005/020189 WO2005122405A1 (en) | 2004-06-08 | 2005-06-08 | Repeater circuit with high performance and normal repeater modes |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008502286A true JP2008502286A (ja) | 2008-01-24 |
JP4875620B2 JP4875620B2 (ja) | 2012-02-15 |
Family
ID=34972444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007527699A Active JP4875620B2 (ja) | 2004-06-08 | 2005-06-08 | 高性能リピータモードおよび通常リピータモードを有するリピータ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7119580B2 (ja) |
JP (1) | JP4875620B2 (ja) |
TW (1) | TWI389455B (ja) |
WO (1) | WO2005122405A1 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7304503B2 (en) | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
US7336103B1 (en) | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
US7071747B1 (en) | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
US7724027B2 (en) * | 2005-03-31 | 2010-05-25 | Rozas Guillermo J | Method and system for elastic signal pipelining |
US7663408B2 (en) | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
US7256634B2 (en) * | 2005-07-06 | 2007-08-14 | Transmeta Corporation | Elastic pipeline latch with a safe mode |
US7642866B1 (en) | 2005-12-30 | 2010-01-05 | Robert Masleid | Circuits, systems and methods relating to a dynamic dual domino ring oscillator |
US7414485B1 (en) | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
US7495466B1 (en) * | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
US7710153B1 (en) | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
US7872516B2 (en) * | 2008-11-25 | 2011-01-18 | Oracle America, Inc. | Precision pulse generator |
US8030960B2 (en) * | 2008-12-29 | 2011-10-04 | Oracle America, Inc. | Converting dynamic repeaters to conventional repeaters |
US8004307B2 (en) * | 2008-12-29 | 2011-08-23 | Oracle America, Inc. | Static-dynamic-dynamic repeater circuit |
US8035425B2 (en) * | 2008-12-29 | 2011-10-11 | Oracle America, Inc. | Active echo on-die repeater circuit |
US7880513B2 (en) * | 2008-12-29 | 2011-02-01 | Oracle America, Inc. | Repeater circuit with staged output |
US8063673B2 (en) * | 2008-12-29 | 2011-11-22 | Oracle America, Inc. | Transit state element |
US8330588B2 (en) | 2010-04-14 | 2012-12-11 | Oracle International Corporation | Fast repeater latch |
US8525550B2 (en) | 2010-10-20 | 2013-09-03 | Robert P. Masleid | Repeater circuit with multiplexer and state element functionality |
US8525566B2 (en) | 2011-08-16 | 2013-09-03 | Oracle International Corporation | Glitch hardened flop repeater |
TWI746083B (zh) * | 2020-07-24 | 2021-11-11 | 聯陽半導體股份有限公司 | 訊號中繼系統 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0613880A (ja) * | 1991-07-15 | 1994-01-21 | Nec Corp | バッファ回路 |
JPH08111636A (ja) * | 1994-09-27 | 1996-04-30 | Internatl Business Mach Corp <Ibm> | プッシュプル出力ドライバ回路 |
JPH09219637A (ja) * | 1995-10-31 | 1997-08-19 | Hewlett Packard Co <Hp> | 駆動回路 |
JP2002325019A (ja) * | 2001-02-27 | 2002-11-08 | Agilent Technol Inc | 出力ドライバおよび高周波補償方法 |
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
JP2004015264A (ja) * | 2002-06-05 | 2004-01-15 | Toshiba Corp | Cmos出力バッファー回路 |
JP2004023788A (ja) * | 2002-06-12 | 2004-01-22 | Fujitsu Ltd | コンプリメントリセットバッファ |
JP2004336407A (ja) * | 2003-05-08 | 2004-11-25 | Nec Corp | 出力バッファ回路 |
JP2004357004A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | トランスミッタ回路、伝送回路及び駆動装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
JP2616142B2 (ja) * | 1990-05-31 | 1997-06-04 | 日本電気株式会社 | 出力回路 |
US5497105A (en) | 1994-06-30 | 1996-03-05 | Vlsi Technology, Inc. | Programmable output pad with circuitry for reducing ground bounce noise and power supply noise and method therefor |
KR0146169B1 (ko) * | 1995-06-30 | 1998-12-01 | 김주용 | 포스트 차지 로직에 의한 펄스 전달 장치 |
US5969543A (en) | 1995-09-15 | 1999-10-19 | Xilinx, Inc. | Input signal interface with independently controllable pull-up and pull-down circuitry |
US6025738A (en) | 1997-08-22 | 2000-02-15 | International Business Machines Corporation | Gain enhanced split drive buffer |
US6281706B1 (en) * | 1998-03-30 | 2001-08-28 | National Semiconductor Corp. | Programmable high speed quiet I/O cell |
US6321282B1 (en) | 1999-10-19 | 2001-11-20 | Rambus Inc. | Apparatus and method for topography dependent signaling |
JP3490368B2 (ja) | 2000-02-07 | 2004-01-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 信号出力装置、ドライバ回路、信号伝送システム、および信号伝送方法 |
US6577176B1 (en) | 2002-06-12 | 2003-06-10 | Fujitsu Limited | Complement reset latch |
-
2004
- 2004-06-28 US US10/879,879 patent/US7119580B2/en active Active
-
2005
- 2005-06-08 TW TW094118969A patent/TWI389455B/zh active
- 2005-06-08 WO PCT/US2005/020189 patent/WO2005122405A1/en active Application Filing
- 2005-06-08 JP JP2007527699A patent/JP4875620B2/ja active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0613880A (ja) * | 1991-07-15 | 1994-01-21 | Nec Corp | バッファ回路 |
JPH08111636A (ja) * | 1994-09-27 | 1996-04-30 | Internatl Business Mach Corp <Ibm> | プッシュプル出力ドライバ回路 |
JPH09219637A (ja) * | 1995-10-31 | 1997-08-19 | Hewlett Packard Co <Hp> | 駆動回路 |
JP2002325019A (ja) * | 2001-02-27 | 2002-11-08 | Agilent Technol Inc | 出力ドライバおよび高周波補償方法 |
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
JP2004015264A (ja) * | 2002-06-05 | 2004-01-15 | Toshiba Corp | Cmos出力バッファー回路 |
JP2004023788A (ja) * | 2002-06-12 | 2004-01-22 | Fujitsu Ltd | コンプリメントリセットバッファ |
JP2004336407A (ja) * | 2003-05-08 | 2004-11-25 | Nec Corp | 出力バッファ回路 |
JP2004357004A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | トランスミッタ回路、伝送回路及び駆動装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2005122405A1 (en) | 2005-12-22 |
TWI389455B (zh) | 2013-03-11 |
US20050270070A1 (en) | 2005-12-08 |
WO2005122405A9 (en) | 2006-05-04 |
TW200614669A (en) | 2006-05-01 |
JP4875620B2 (ja) | 2012-02-15 |
US7119580B2 (en) | 2006-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4875620B2 (ja) | 高性能リピータモードおよび通常リピータモードを有するリピータ回路 | |
JP4643647B2 (ja) | 高性能リピータモードおよび通常リピータモード並びにリセット機能を有するリピータ回路 | |
CN100553146C (zh) | 具有高性能和正常中继器模式的中继器电路 | |
US9595968B2 (en) | Cross point switch | |
US7667522B1 (en) | Low-skew digital lever shifter for I/O | |
US20070075761A1 (en) | Pulse-based flip-flop | |
US9100011B1 (en) | Pipelined direct drive routing fabric | |
JP2007172587A (ja) | チップ及びシステム | |
JP5797893B2 (ja) | フリップフロップ回路 | |
JPH06224730A (ja) | 出力バッファ回路 | |
US6542006B1 (en) | Reset first latching mechanism for pulsed circuit topologies | |
JP7082295B2 (ja) | 出力回路 | |
US20140137070A1 (en) | Advanced Array Local Clock Buffer Base Block Circuit | |
JP2009017436A (ja) | 半導体装置 | |
JP4077123B2 (ja) | 差動信号出力回路 | |
JP2004153690A (ja) | トライステートバッファ回路 | |
JP6449633B2 (ja) | スキャンフリップフロップ回路、スキャンテスト回路、半導体集積回路およびスキャンテスト方法 | |
US20060139061A1 (en) | Protected set dominant latch | |
WO2021220479A1 (ja) | 入力回路 | |
JP2005341354A (ja) | 半導体集積回路 | |
JP2006166254A (ja) | 入力回路 | |
KR930004713Y1 (ko) | 게이트 어레이용 집적회로 | |
JP2005045347A (ja) | 出力バッファ回路 | |
JPWO2004049570A1 (ja) | セレクタ回路及び半導体装置 | |
JPH05259855A (ja) | 出力バッファ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070612 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100622 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100712 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100805 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111125 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4875620 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101005 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |