JP2005045347A

JP2005045347A - 出力バッファ回路

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Publication number: JP2005045347A
Application number: JP2003200411A
Authority: JP
Inventors: Kazuhiko Asahata; 和彦浅畑; Norihiko Kamiyama; 規彦神山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-02-17

Abstract

【課題】出力段トランジスタのオンオフ切換時における貫通電流発生を抑制し、ピーク電流によるノイズ発生を低減できる出力バッファ回路を提供する。
【解決手段】メインバッファ３００のＰＴｒ２７（ＮＴｒ２８）をプリバッファ２００Ａ（２００Ｂ）の出力によって駆動すると共に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＮＴｒ２４（ＰＴｒ２５）に加えて、インバータ１００Ａ（１００Ｂ）の出力によって駆動されるＮＴｒ２３（ＰＴｒ２６）を用いて、補助ドライブ回路４００Ａ（４００Ｂ）を構成し、これによってメインバッファ３００のＰＴｒ２７（ＮＴｒ２８）の駆動を補助する。メインバッファ３００を構成するＰＴｒ２７およびＮＴｒ２８が同時にオン状態となる期間を短縮することができ、出力信号レベルの切り換わり時における貫通電流を効果的に低減できる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の出力段に設けられる出力バッファ回路に係わり、特に、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）構造を有する出力バッファ回路に関する。
【０００２】
【従来の技術】
一般に、ＬＳＩ（大規模集積回路）チップでは、様々な信号が取り扱われるが、それらの信号のすべてが高速のクロックに追随しなければならないわけではなく、中には、速い速度を要しない信号もある。例えばアドレス信号のように、いくつかのパターンごとに変化するような信号の場合には、必ずしも速い速度は必要ない。そこで、ＩＣチップの入出力ピンごとに、ＩＣチップと外部回路とのインタフェイスとして低い周波数で動作する入出力（Ｉ／Ｏ）バッファを設け、ＩＣチップの消費電流を抑えることが行われている。このようなバッファ回路は、一般に、スルーレイトバッファまたはスルーレイトコントロールセルと呼ばれている。
【０００３】
この種のバッファ回路としては、例えば下記の特許文献１および特許文献２に開示されたものがある。
【０００４】
特許文献１には、出力段のＰチャネルトランジスタが、第１のインバータの出力による駆動に加えて、第１のインバータの出力により駆動されるＰチャネルトランジスタと、外部出力信号によって駆動されるＰチャネルトランジスタとによっても補助駆動され、かつ、出力段のＮチャネルトランジスタが、第２のインバータの出力による駆動に加えて、第２のインバータの出力により駆動されるＮチャネルトランジスタと、外部出力信号により駆動されるＮチャネルトランジスタとによっても補助駆動される点が示されている。
【０００５】
特許文献２には、出力段のＰチャネルトランジスタが、第１のプリバッファの出力による駆動に加えて、外部出力信号により駆動されるＮチャネルトランジスタによっても補助駆動され、かつ、出力段のＮチャネルトランジスタが、第２のプリバッファの出力による駆動に加えて、外部出力信号により駆動されるＰチャネルトランジスタによっても補助駆動される点が示されている。
【０００６】
【特許文献１】
特開平８−１３０４５８
【特許文献２】
特開２０００−２６１３０３
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来のバッファ回路では、出力段におけるＰチャネルトランジスタとＮチャネルトランジスタの各動作タイミングが互いにわずかに異なるように構成されてはいるものの、そのタイミングの差は必ずしも十分ではなく、ＰチャネルトランジスタおよびＮチャネルトランジスタが同時にオン状態となる期間が比較的長く存在し、その結果、貫通電流が流れてしまう。
【０００８】
一方、出力段におけるＰチャネルトランジスタおよびＮチャネルトランジスタがオン状態に変化する速さが速いと、ピーク電流が高くなって電源ノイズ等の原因となる。これを抑制するためには、ＰチャネルトランジスタおよびＮチャネルトランジスタの双方のゲート信号の立ち上がりや立ち下りを鈍らせる方法が考えられる。しかしながら、この方法では、ＰチャネルトランジスタおよびＮチャネルトランジスタの双方が同時にオン状態となる期間がより長くなってしまうため、貫通電流がより多く流れてしまうという不具合が助長されてしまう。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、出力段のトランジスタのオンオフ切り換え時における貫通電流の発生を抑制すると共に、ピーク電流によるノイズの発生を抑制することができる出力バッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の出力バッファ回路は、互いにプッシュプル接続された第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタを含みこれらのトランジスタの接続点から外部出力信号を出力するメインバッファと、共通に入力される外部入力信号をそれぞれ反転して出力する第１および第２のインバータと、第１のインバータの出力信号の立ち下がりに応じて第１のＰチャネルトランジスタをオフさせると共に第１のインバータの出力信号の立ち上がりに応じて第１のＰチャネルトランジスタを非飽和状態でオンさせる第１のプリバッファと、第２のインバータの出力信号の立ち下がりに応じて第１のＮチャネルトランジスタを非飽和状態でオンさせると共に第２のインバータの出力信号の立ち上がりに応じて第１のＮチャネルトランジスタをオフさせる第２のプリバッファと、第１の基準電位と第１のＰチャネルトランジスタのゲートとの間に直列に接続された第２および第３のＮチャネルトランジスタを含む第１の補助ドライブ回路と、第１の基準電位よりも高い第２の基準電位と第１のＮチャネルトランジスタのゲートとの間に直列に接続された第２および第３のＰチャネルトランジスタを含む第２の補助ドライブ回路とを備え、第２のＮチャネルトランジスタが第１のインバータの出力信号により駆動され、第２のＰチャネルトランジスタが第２のインバータの出力信号により駆動され、第３のＰチャネルトランジスタおよび第３のＮチャネルトランジスタが外部出力信号により駆動されるように構成したものである。
【００１１】
本発明において、非飽和状態とは、トランジスタのゲート電圧が、そのトランジスタを完全なオン状態にさせ得るレベルに満たない状態をいう。第１の基準電位は、より低い電位であり、例えば接地電位が該当する。第２の基準電位は、より高い電位であり、例えば電源電位が該当する。
【００１２】
本発明の出力バッファ回路では、オフからオンへの切り換わり時において、メインバッファにおける第１のＰチャネルトランジスタは、第１のインバータの出力によって駆動される第１のプリバッファの出力によって不完全なオン状態にまで駆動されると共に、第１のインバータの出力により駆動される第２のＮチャネルトランジスタと外部出力信号によりフィードバック駆動される第３のＮチャネルトランジスタとによって補助駆動されて徐々にオンしていき、最終的には完全なオン状態となる。また、オフからオンへの切り換わり時において、メインバッファにおける第１のＮチャネルトランジスタは、第２のインバータの出力によって駆動される第２のプリバッファの出力によって不完全なオン状態にまで駆動されると共に、第２のインバータの出力により駆動される第２のＰチャネルトランジスタと外部出力信号によりフィードバック駆動される第３のＰチャネルトランジスタとによって補助駆動されて徐々にオンしていき、最終的には完全なオン状態となる。第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタは、いずれも、オン状態からオフ状態へは急激に変化する一方、オフ状態からオン状態へはゆっくりと変化する。しかも、第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタは、互いに相補的に（一方がオンのときは他方はオフするように）動作する。このため、第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタが同時にオン状態となる期間が短縮される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１４】
［第１の実施の形態］
図１は、本発明の一実施の形態に係る出力バッファ回路の要部構成を表すものである。この出力バッファ回路は、例えば各種ＬＳＩの出力段にスルーレイト制御用の出力バッファセルとして設けられるものであり、入力端子としての１対の入力ノード２９，３０と、入力ノード２９，３０にそれぞれ接続された１対のインバータ１００Ａ，１００Ｂと、インバータ１００Ａ，１００Ｂの各出力側にそれぞれ接続された１対のプリバッファ２００Ａ，２００Ｂと、プリバッファ２００Ａ，２００Ｂの出力側に接続されたメインバッファ３００と、メインバッファ３００に接続された出力端子としての出力ノード３９と備えている。この出力バッファ回路はさらに、プリバッファ２００Ａ，２００Ｂの各々とメインバッファ３００との間にそれぞれ対応して設けられた１対の補助ドライブ回路４００Ａ，４００Ｂとを備えている。
【００１５】
入力ノード２９，３０には、図示しないＬＳＩから、スルーレイト制御の対象としての外部入力信号Ｓｉｎが同相で入力されるようになっている。
【００１６】
インバータ１００Ａは、入力ノード２９から入力される外部入力信号Ｓｉｎを反転して出力する第１のインバータとして機能するもので、メインバッファ３００におけるＰチャネルトランジスタ２７（後述）の駆動に関わる。インバータ１００Ｂは、入力ノード３０から入力される外部入力信号Ｓｉｎを反転して出力する第２のインバータとして機能するもので、メインバッファ３００におけるＮチャネルトランジスタ２８（後述）の駆動に関わる。なお、以下の説明では、ＰチャネルトランジスタおよびＮチャネルトランジスタを、それぞれ、ＰＴｒ，ＮＴｒと略記する。
【００１７】
インバータ１００Ａは、ＰＴｒ１３とＮＴｒ１４とを含む。ＰＴｒ１３のゲートは入力ノード２９に接続され、ソースはノード１を介して電源（電位Ｖｄｄ）に接続されている。ＮＴｒ１４のゲートは入力ノード２９に接続され、ソースはノード７を介して接地（電位Ｖｓｓ）に接続されている。ＰＴｒ１３のドレインとＮＴｒ１４のドレインとは、ノード３１において互いに接続されている。
【００１８】
インバータ１００Ｂは、ＰＴｒ１５とＮＴｒ１６を含む。ＰＴｒ１５のゲートは入力ノード３０に接続され、ソースはノード４を介して電源（電位Ｖｄｄ）に接続されている。ＮＴｒ１６のゲートは入力ノード３０に接続され、ソースはノード１０を介して接地（電位Ｖｓｓ）に接続されている。ＰＴｒ１５のドレインとＮＴｒ１６のドレインとは、ノード３３において互いに接続されている。
【００１９】
プリバッファ２００Ａは、インバータ１００Ａとメインバッファ３００との間に設けられ、メインバッファ３００におけるＰＴｒ２７（後述）の駆動に関わる。プリバッファ２００Ｂは、インバータ１００Ｂとメインバッファ３００との間に設けられ、メインバッファ３００におけるＮＴｒ２８（後述）の駆動に関わる。
【００２０】
プリバッファ２００Ａは、ＰＴｒ１７、ＮＴｒ１８およびＮＴｒ１９の直列接続回路により構成されている。ＰＴｒ１７およびＮＴｒ１８の各ゲートは、インバータ１００Ａのノード３１に接続され、ＰＴｒ１７のソースはノード２を介して電源に接続されている。ＰＴｒ１７およびＮＴｒ１８の各ドレインは、ノード３５において相互に接続されている。ＮＴｒ１９のゲートはノード３２において自己のドレインおよびＮＴｒ１８のソースに接続され、ＮＴｒ１９のソースはノード８を介して接地に接続されている。この結果、ＮＴｒ１９はダイオードとして機能するようになっている。
【００２１】
プリバッファ２００Ｂは、ＰＴｒ２０、ＰＴｒ２１およびＮＴｒ２２の直列接続回路により構成されている。ＰＴｒ２０のソースはノード５を介して電源に接続され、ゲートはノード３４において自己のドレインおよびＰｒ２１のソースに接続されている。この結果、ＰＴｒ２０はダイオードとして機能するようになっている。ＰＴｒ２１およびＮＴｒ２２の各ゲートは、インバータ１００Ｂのノード３３に接続され、ＰＴｒ２２のソースはノード１１を介して接地に接続されている。ＰＴｒ２１およびＰＴｒ２２の各ドレインは、ノード３５において相互に接続されている。
【００２２】
メインバッファ２００は、互いにプッシュプル接続されたＰＴｒ２７とＮＴｒ２８とを含む。ＰＴｒ２７のソースはノード３を介して電源に接続され、ＮＴｒ２８のソースはノード１２を介して接地に接続されている。ＰＴｒ２７およびＮＴｒ２８の各ドレインは、出力ノード３９に共通接続されている。この出力ノード３９から出力バッファ回路の外部へ、スルーレイト制御された外部出力信号Ｓｏｕｔが出力されるようになっている。ここで、ＰＴｒ２７およびＮＴｒ２８が、それぞれ、本発明における第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタの一具体例に対応する。
【００２３】
補助ドライブ回路４００Ａは、互いに直列に接続されたＮＴｒ２３とＮＴｒ２４とを含む。ＮＴｒ２３のソースは、プリバッファ２００Ａの出力端であるノード３５に接続され、ゲートは、インバータ１００Ａの出力端であるノード３１に接続されている。ＮＴｒ２３およびＮＴｒ２４の各ドレインは、ノード３６において互いに接続されている。ＮＴｒ２４のソースは、ノード９を介して接地に接続され、ゲートは、メインバッファ３００の出力端である出力ノード３９に接続されている。ここで、ＮＴｒ２３とＮＴｒ２４が、それぞれ、本発明における第２のＮチャネルトランジスタおよび第３のＮチャネルトランジスタの一具体例に対応する。
【００２４】
補助ドライブ回路４００Ｂは、互いに直列に接続されたＰＴｒ２５とＰＴｒ２６とを含む。ＰＴｒ２６のソースは、プリバッファ２００Ｂの出力端であるノード３８に接続され、ゲートは、インバータ１００Ｂの出力端であるノード３３に接続されている。ＰＴｒ２５およびＰＴｒ２６のドレインは、ノード３７において互いに接続されている。ＰＴｒ２５のソースは、ノード６を介して電源に接続され、ゲートはメインバッファ３００の出力端である出力ノード３９に接続されている。ここで、ＰＴｒ２６およびＰＴｒ２５が、それぞれ、本発明における第２のＰチャネルトランジスタおよび第３のＰチャネルトランジスタの一具体例に対応する。
【００２５】
次に、図２を参照して、以上のような構成の出力バッファ回路の動作を説明する。なお、図２（Ａ）は、入力ノード２９に入力される外部入力信号Ｓｉｎのレベル変化に対応して、インバータ１００Ａ、プリバッファ２００Ａ、補助ドライブ回路４００Ａおよびメインバッファ３００における各トランジスタがどのように動作するかを表すものである。図２（Ｂ）は、入力ノード３０に入力される外部入力信号Ｓｉｎのレベル変化に対応して、インバータ１００Ｂ、プリバッファ２００Ｂ、補助ドライブ回路４００Ｂおよびメインバッファ３００における各トランジスタがどのように動作するかを表すものである。図２（Ｃ）は、入力ノード２９，３０に入力される外部入力信号Ｓｉｎのレベル変化に対応して、出力ノード３９から出力される外部出力信号Ｓｏｕｔがどのように変化するかを表すものである。これらの図で、記号“Ｌ”はローレベルを示し、記号“Ｈ”はハイレベルを示す。また、矢印の角度は変化の急峻度を示す。
【００２６】
入力ノード２９，３０は、外部入力信号Ｓｉｎに応じて、同時にローレベルからハイレベルに変化する。まず、外部入力信号Ｓｉｎがローレベル状態になっている場合について説明する。
【００２７】
図２（Ａ）に示したように、入力ノード２９がローレベルの状態では、ＰＴｒ１３がオン状態でＮＴｒ１４がオフ状態になっているので、ノード３１はハイレベル状態になっている。このため、ＰＴｒ１７がオフ状態でＮＴｒ１８がオン状態になっている。ノード３２は、ＮＴｒ１８のしきい値電圧またはＮＴｒ１９のしきい値電圧よりも低い電位となり、ノード３２を入力としているＮＴｒ１９は非飽和状態でオンしている状態（以下、非飽和オン状態という。）になる。ＰＴｒ１７がオフ状態でＮＴｒ１８およびＮＴｒ１９がオン状態になっていることから、ノード３５は、当初、不完全ながらもローレベル状態になる。このため、当初はＰＴｒ２７が非飽和オン状態となって、そのドレインがハイレベルとなり、これを入力とするＮＴｒ２４がオン状態になる。また、このとき、インバータ１００Ａの出力端であるノード３１を入力としているＮＴｒ２３はオン状態になる。この結果、ノード３５は、ほぼ完全なローレベル状態に保たれ、結局、ＰＴｒ２７はオン状態に保たれる。
【００２８】
一方、図２（Ｂ）に示したように、入力ノード３０がローレベルの状態では、ＰＴｒ１５がオン状態でＮＴｒ１６がオフ状態になっているので、ノード３３はハイレベル状態になっている。このため、ＰＴｒ２２がオン状態でＰＴｒ２１がオフ状態になっている。ノード３４は、ＰＴｒ２１のしきい値電圧またはＰＴｒ２０のしきい値電圧よりも低い電位となり、ノード３４を入力としているＰＴｒ２０は非飽和オン状態になる。ＮＴｒ２２がオン状態でＰＴｒ２１がオフ状態になっていることから、ノード３８はローレベル状態になっている。このため、ＮＴｒ２８はオフ状態であり、そのドレインがハイレベルとなっているので、これを入力とするＰＴｒ２５はオフ状態である。この結果、ノード３８は、ほぼ完全なローレベル状態に保たれ、ＮＴｒ２８はオフ状態に保たれる。なお、このとき、インバータ１００Ｂの出力端であるノード３３を入力としているＰＴｒ２６もまたオフ状態になっている。
【００２９】
このように、外部入力信号Ｓｉｎがローレベルの状態のときは、ＰＴｒ２７がオン状態に保たれ、かつ、ＮＴｒ２８がオフ状態に保たれる。このため、図２（Ｃ）に示したように、メインバッファの出力ノード３９は、ハイレベル状態（電源電位ＶＤＤ）に保たれることになる。
【００３０】
次に、外部入力信号Ｓｉｎがローレベルからハイレベルに変化した場合の動作を説明する。
【００３１】
この場合には、図２（Ａ）に示したように、入力ノード２９がローレベル状態からハイレベル状態に変化する。ＰＴｒ１３がオフ状態に変化すると共に、ＮＴｒ１４がオン状態に変化するので、ノード３１はローレベル状態に変化する。このため、ＰＴｒ１７がオン状態に変化すると共にＮＴｒ１８がオフ状態に変化する。ノード３２は、ＮＴｒ１８のしきい値電圧またはＮＴｒ１９のしきい値より低い電位となり、ＮＴｒ１９は非飽和オン状態になる。ＰＴｒ１７がオン状態でＮＴｒ１８がオフ状態に変化することから、ノード３５は、ローレベル状態からハイレベル状態に素早く変化する。このため、ＰＴｒ２７が直ちにオフ状態となって、そのドレインを入力とするＮＴｒ２４がオフ状態になる。このとき、インバータ１００Ａの出力端であるノード３１を入力としているＮＴｒ２３もまたオフ状態になる。この結果、ノード３５はローレベル状態からハイレベル状態に素早く変化し、ＰＴｒ２７は直ちにオフ状態になる。
【００３２】
一方、図２（Ｂ）に示したように、外部入力信号Ｓｉｎの変化に応じて入力ノード３０もまたローレベル状態からハイレベル状態に変化する。すると、ＰＴｒ１５がオフ状態に変化すると共にＮＴｒ１６がオン状態に変化するので、ノード３３はローレベル状態に変化する。このため、ＰＴｒ２２がオフ状態でＰＴｒ２１がオン状態に変化する。ノード３４は、ＰＴｒ２１のしきい値電圧またはＰＴｒ２０のしきい値電圧よりも低い電位となり、ノード３４を入力としているＰＴｒ２０は非飽和オン状態になる。このように、ＰＴｒ２１がオン状態に変化すると共にＮＴｒ２２がオフ状態に変化するが、ＰＴｒ２０が非飽和オン状態であることから、ノード３８の変化は緩やかであり、徐々にハイレベル状態に変化する。この結果、ＮＴｒ２８は徐々にオン状態に変化し、そのドレインが徐々にローレベル状態に変化するので、これを入力とするＰＴｒ２５は徐々にオン状態に変化する。このとき、インバータ１００Ｂの出力端であるノード３３を入力としているＰＴｒ２６もまたオン状態に変化する。この結果、ノード３８がローレベル状態からハイレベル状態へと緩やかに変化するので、ＮＴｒ２８はゆっくりとオン状態に変化する。
【００３３】
このように、外部入力信号Ｓｉｎがローレベル状態からハイレベル状態に変化するときには、ＰＴｒ２７が直ちにオフ状態に変化すると共に、ＮＴｒ２８がゆっくりとオン状態に変化する。このため、図２（Ｃ）に示したように、メインバッファの出力ノード３９は、ハイレベル状態からローレベル状態へと緩やかに変化する。そして、最終的にＮＴｒ２８が完全にオン状態になった時点で、メインバッファ３００の出力ノード３９は完全なローレベル状態（接地電位ＶＳＳ）となる。
【００３４】
次に、外部入力信号Ｓｉｎがハイレベルからローレベルに変化した場合の動作を説明する。
【００３５】
この場合には、図２（Ａ）に示したように、入力ノード２９がハイレベル状態からローレベル状態に変化する。すると、ＰＴｒ１３がオン状態に変化すると共に、ＮＴｒ１４がオフ状態に変化するので、ノード３１はハイレベル状態に変化する。このため、ＰＴｒ１７がオフ状態に変化すると共にＮＴｒ１８がオン状態に変化する。ノード３２は、ＮＴｒ１８のしきい値電圧またはＮＴｒ１９のしきい値より低い電位となり、ＮＴｒ１９は非飽和オン状態になる。ＮＴｒ１８が直ちにオン状態に変化すると共にＰＴｒ１７が直ちにオフ状態に変化するが、ＮＴｒ１９が非飽和オン状態であることから、ノード３５は、ハイレベル状態からローレベル状態に徐々に変化する。このため、ＰＴｒ２７が徐々にオン状態に変化し、そのドレインを入力とするＮＴｒ２４が徐々にオン状態に変化する。このとき、インバータ１００Ａの出力端であるノード３１を入力としているＮＴｒ２３は、素早くオン状態になる。この結果、ノード３５はハイレベル状態からローレベル状態にゆっくりと変化し、ＰＴｒ２７は徐々にオン状態になる。
【００３６】
一方、図２（Ｂ）に示したように、外部入力信号Ｓｉｎの変化に応じて入力ノード３０もまたハイレベル状態からローレベル状態に変化すると、ＰＴｒ１５がオン状態に変化すると共にＮＴｒ１６がオフ状態に変化するので、ノード３３はハイレベル状態に変化する。このため、ＰＴｒ２２がオン状態でＰＴｒ２１がオフ状態に変化する。ノード３４は、ＰＴｒ２１のしきい値電圧またはＰＴｒ２０のしきい値電圧よりも低い電位となり、ノード３４を入力としているＰＴｒ２０は非飽和オン状態になる。このように、ＰＴｒ２０は非飽和オン状態であるが、ＰＴｒ２１がオフ状態に変化すると共にＮＴｒ２２がオン状態に変化するので、ノード３８は直ちにローレベル状態に変化する。この結果、ＮＴｒ２８は素早くオフ状態に変化し、そのドレインがハイレベル状態に変化するので、これを入力とするＰＴｒ２５は直ちにオフ状態に変化する。このとき、インバータ１００Ｂの出力端であるノード３３を入力としているＰＴｒ２６もまたオフ状態に変化する。この結果、ノード３８がハイレベル状態からローレベル状態へと素早く変化するので、ＮＴｒ２８は直ちにオフ状態に変化する。
【００３７】
このように、外部入力信号Ｓｉｎがハイレベル状態からローレベル状態に変化するときには、ＰＴｒ２７がゆっくりとオン状態に変化すると共に、ＮＴｒ２８が素早くオフ状態に変化する。このため、図２（Ｃ）に示したように、メインバッファの出力ノード３９は、ローレベル状態からハイレベル状態へと素早く変化し、メインバッファ３００の出力ノード３９は比較的ゆっくりとハイレベル状態（電源電位ＶＤＤ）に変化する。
【００３８】
ここで、図３を参照して、ＰＴｒ２７およびＮＴｒ２８の挙動についてより詳細に説明する。なお、図３は、入力ノード２９，３０、ノード３５，３８および出力ノード３９の各々における電圧変化を表すものである。縦軸は電圧［単位：ボルト］を示し、横軸は時間［単位：ｎｓ（ナノ秒）］を示す。
【００３９】
図３に示したように、入力ノード２９，３０の電圧Ｖ２９，Ｖ３０の立ち上がりと立ち下がりは、いずれも、外部入力信号Ｓｉｎの変化に応じて急峻である。入力ノード２９，３０の電圧Ｖ２９，Ｖ３０がローレベルからハイレベルに立ち上がる場合、上記したように、ノード３５の電圧Ｖ３５はローレベル状態からハイレベル状態に素早く変化する一方、ノード３８の電圧Ｖ３８の変化は上記したように緩やかであり、徐々にハイレベル状態に変化する。このため、ＰＴｒ２７は直ちにオフ状態に変化し、ＮＴｒ２８はゆっくりとオン状態に変化するので、ＰＴｒ２７およびＮＴｒ２８が同時にオンになる期間が短くなる。この結果、電源電位ＶＤＤのノード３からＰＴｒ２７およびＮＴｒ２８を通って接地電位ＶＳＳのノード１２へと流れる貫通電流を低減することができる。
【００４０】
一方、入力ノード２９，３０の電圧Ｖ２９，Ｖ３０がハイレベルからローレベルに立ち下がる場合、上記したように、ノード３８の電圧Ｖ３８は直ちにローレベル状態に変化する一方、ノード３５の電圧Ｖ３５はローレベル状態からハイレベル状態に比較的ゆっくりと変化する。このため、ＮＴｒ２８は直ちにオフ状態に変化し、ＰＴｒ２７はゆっくりとオン状態に変化するので、ＰＴｒ２７およびＮＴｒ２８が同時にオンになる期間が短くなる。したがって、この場合にも、電源電位ＶＤＤのノード３からＰＴｒ２７およびＮＴｒ２８を通って接地電位ＶＳＳのノード１２へと流れる貫通電流を低減することができる。
【００４１】
ここで、メインバッファ３００のＰＴｒ２７の駆動電圧であるノード３５の電圧Ｖ３５に着目すると、ローレベルからハイレベルへの立ち上がり変化は急激である一方、ハイレベルからローレベルへの立ち下がりの変化は緩やかである。この電圧Ｖ３５の立ち下がりの変化が緩やかなのは、主としてプリバッファ２００Ａの存在に因るものであるが、このプリバッファ２００Ａだけでは、ノード３５の電圧Ｖ３５の立ち下がりを十分に遅らせることは困難である。また、プリバッファ２００Ａだけでは、電圧Ｖ３５が完全なローレベル状態へと立ち下がるようにするのは困難である。ところが、本実施の形態では、プリバッファ２００Ａの出力端であるノード３５に、インバータ１００Ａの出力によって駆動されるＮＴｒ２３を設けると共に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＮＴｒ２４をも併設するようにしたので、これらのトランジスタＮＴｒ２３，２４が一種の負荷として機能し、ノード３５の電圧Ｖ３５の立ち下がり遅延に寄与する。これと同時に、ＮＴｒ２３，２４の存在により、電圧Ｖ３５を完全なローレベル状態へと立ち下げることも可能になる。すなわち、ＮＴｒ２３，２４を含む補助ドライブ回路４００Ａの存在によって、ノード３５の電圧Ｖ３５の立ち下がりをさらに遅らせながら完全なローレベル状態へと変化させることが可能になる。その結果、貫通電流を効果的に抑制し得る一方、十分な期間が経過した時点においてはＰＴｒ２７を完全なオン状態にすることができるのである。
【００４２】
また、メインバッファ３００のＮＴｒ２８の駆動電圧であるノード３８の電圧Ｖ３８に着目すると、ハイレベルからローレベルへの立ち下がり変化は急激である一方、ローレベルからハイレベルへの立ち上がりの変化は緩やかである。この電圧Ｖ３８の立ち上がりの変化が緩やかなのは、主としてプリバッファ２００Ｂの存在に因るものであるが、このプリバッファ２００Ｂだけでは、ノード３８の電圧Ｖ３８の立ち上がりを十分に遅らせることは困難である。また、プリバッファ２００Ｂだけでは、電圧Ｖ３８が完全なハイレベル状態に立ち上がるようにするのは困難である。ところが、本実施の形態では、プリバッファ２００Ｂの出力端であるノード３８に、インバータ１００Ｂの出力によって駆動されるＰＴｒ２６を設けると共に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＰＴｒ２５をも併設するようにしたので、これらのトランジスタＰＴｒ２５，２６が一種の負荷として機能し、ノード３８の電圧Ｖ３８の立ち上がり遅延に寄与する。これと同時に、ＰＴｒ２５，２６の存在により、電圧Ｖ３８を完全なハイレベル状態へと立ち上げることも可能になる。すなわち、ＰＴｒ２５，２６を含む補助ドライブ回路４００Ｂの存在によって、ノード３８の電圧Ｖ３８の立ち上がりをさらに遅らせながら完全なハイレベル状態へと変化させることが可能になる。その結果、貫通電流を効果的に抑制し得る一方、十分な期間が経過した時点においてはＮＴｒ２８を完全なオン状態にすることができるのである。
【００４３】
ここで、ノード３５の電圧Ｖ３５の立ち下がり速度を鈍らせる効果、およびノード３８の電圧Ｖ３８の立ち上がり速度を鈍らせる効果について、より詳細に考察する。
【００４４】
本実施の形態のように、補助ドライブ回路４００ＡがＮＴｒ２３，２４を含むように構成した場合における、ノード３５の電圧Ｖ３５の立ち下がり速度を鈍らせる効果は、ＮＴｒ２３のみを設けた場合と比べて格段に増大する。逆に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＮＴｒ２４のみを設けた場合を仮定すると、出力ノード３５の電圧Ｖ３５がローレベルからハイレベルに変化する際に、出力ノード３９の電圧Ｖ３９がハイレベルからローレベルに変化するのに要する時間が長く、ＮＴｒ２４がオフ状態になるまでの時間が長くなるので、ノード３５の電圧Ｖ３５がローレベルからハイレベルに変化する際も遅くなり、出力ノード３９の電圧Ｖ３９がになるまで貫通電流が流れやすい。ところが、本実施の形態のように、ＮＴｒ２４に加えてＮＴｒ２３が存在していると、インバータ１００Ａの出力によってＮＴｒ２３が素早くオフするので、出力ノード３９の電圧Ｖ３９がローレベルに変化する際の貫通電流が効果的に抑制される。
【００４５】
また、本実施の形態のように、補助ドライブ回路４００ＢがＰＴｒ２５，２６を含むように構成した場合における、ノード３８の電圧Ｖ３８の立ち下がり速度を鈍らせる効果は、ＰＴｒ２６のみを設けた場合と比べて格段に増大する。逆に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＰＴｒ２５のみを設けた場合を仮定すると、出力ノード３８の電圧Ｖ３８がハイレベルからローレベルに変化する際に、出力ノード３９の電圧Ｖ３９がローレベルからハイレベルに変化するのに要する時間が長く、ＮＴｒ２５がオフ状態になるまでの時間が長くなるので、ノード３８の電圧Ｖ３８がハイレベルからローレベルに変化する際も遅くなり、出力ノード３８の電圧Ｖ３８になるまで貫通電流が流れやすい。ところが、本実施の形態のように、ＰＴｒ２５に加えてＰＴｒ２６が存在していると、インバータ１００Ｂの出力によって駆動されるＰＴｒ２６が素早くオフするので、出力ノード３９の電圧Ｖ３９がハイレベルに変化する際の貫通電流が効果的に抑制される。
【００４６】
以下、この点について、図４および図５を参照して説明する。
【００４７】
図４は、本実施の形態の出力バッファ回路（図１）における消費電流の計測結果の一例を表すものであり、図５は比較例としての従来の出力バッファ回路における消費電流の計測結果を表すものである。なお、これらの図で、縦軸は消費電流［単位ｍＡ］を示し、横軸は時間［ｎｓ］を示す。
【００４８】
図４および図５から明らかなように、本実施の形態の出力バッファ回路では、駆動開始から１０ｎｓが経過したところに、メインバッファ３００の出力（出力ノード３９の電圧Ｖ３９）がハイレベルからローレベルに切り換わる際に生ずるピークＰ１が現れるものの、そのピーク値は１６ｍＡ程度であり、比較例（図５）における対応するピークＰ１１のピーク値が２６ｍＡであるのに比べると、１０ｍＡも低減されている。すなわち、従来に比べてピーク電流を約３８％程度低減することが可能になる。なお、メインバッファ３００の出力がローレベルからハイレベルに切り換わる際に生ずるピークＰ２，Ｐ１２については、いずれの場合もピーク値は小さい。
【００４９】
以上のように、本実施の形態によれば、メインバッファ３００のＰＴｒ２７（ＮＴｒ２８）をプリバッファ２００Ａ（２００Ｂ）の出力によって駆動すると共に、出力ノード３９の電圧Ｖ３９によってフィードバック駆動されるＮＴｒ２４（ＰＴｒ２５）に加えて、インバータ１００Ａ（１００Ｂ）の出力によって駆動されるＮＴｒ２３（ＰＴｒ２６）を用いて、補助ドライブ回路４００Ａ（４００Ｂ）を構成し、これによってメインバッファ３００のＰＴｒ２７（ＮＴｒ２８）の駆動を補助するようにしたので、メインバッファ３００を構成するＰＴｒ２７およびＮＴｒ２８が同時にオン状態となる期間を短縮することができ、出力信号レベルの切り換わり時における貫通電流を効果的に低減することができる。このため、出力バッファ回路の消費電流を低減することができると共に、貫通電流によって生ずる可能性のあるノイズ等を低減することができる。
【００５０】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係る出力バッファ回路を表すものである。本実施の形態の出力バッファ回路は、補助ドライブ回路４０１ＡのＮＴｒ２３とＮＴｒ２４との間に少なくとも１つのＮＴｒ２３ｎを接続し、このＮＴｒ２３ｎをインバータ１００Ａの出力によって駆動すると共に、補助ドライブ回路４０１ＢのＰＴｒ２６とＰＴｒ２５との間に少なくとも１つのＰＴｒ２６ｎを接続し、このＰＴｒ２６ｎをインバータ１００Ｂの出力によって駆動するようにしたものである。その他の構成は、上記第１の実施の形態（図１）と同様である。ここで、ＮＴｒ２３ｎおよびＰＴｒ２６ｎが、それぞれ、本発明における第４のＮチャネルトランジスタおよび第４のＰチャネルトランジスタの一具体例に対応する。
【００５１】
本実施の形態の出力バッファ回路では、ＮＴｒ２３に加えてインバータ１００Ａの出力によって駆動されるＮＴｒ２３ｎを１段以上直列接続すると共に、ＰＴｒ２６に加えてインバータ１００Ｂの出力によって駆動されるＰＴｒ２６ｎを１段以上直列接続するようにしたので、それらの段数を適宜変更することにより、メインバッファ３００のＰＴｒ２７およびＮＴｒ２８に対する補助駆動能力を変化させて最適化することも可能である。
【００５２】
なお、以上の各実施の形態において、さらに、プリバッファ２００ＡのＮＴｒ１８およびＮＴｒ１９のトランジスタサイズ（ゲート幅Ｗ）や、プリバッファ２００ＢのＰＴｒ２０およびＰＴｒ２１のトランジスタサイズ（ゲート幅Ｗ）を、より小さくすれば、ＰＴｒ２７およびＮＴｒ２８に流れる貫通電流を一層抑制することができ、しかも、レイアウト面積を縮小することができる。
【００５３】
以上、実施の形態を挙げて本発明を説明したが、本発明はこの実施の形態に限定されず、種々の変形が可能である。例えば、補助ドライブ回路４００Ａ（４００Ｂ）のＮＴｒ２３，２４（ＰＴｒ２５，２６）の直列接続順序を逆にして、ＮＴｒ２３（ＰＴｒ２６）を接地側のノード９（電源側のノード６）に接続すると共に、ＮＴｒ２４（ＰＴｒ２５）をノード３５（ノード３８）に接続するようにしてもよい。
【００５４】
【発明の効果】
以上説明したように、本発明の出力バッファ回路によれば、メインバッファにおける第１のＰチャネルトランジスタ（第１のＮチャネルトランジスタ）を、第１（第２）のプリバッファの出力によって駆動するほかに、第１（第２）のインバータの出力によって駆動される第２のＮチャネルトランジスタ（第２のＰチャネルトランジスタ）によって補助駆動し、さらに、外部出力信号によってフィードバック駆動される第３のＮチャネルトランジスタ（第３のＰチャネルトランジスタ）によっても補助駆動するようにしたので、オン状態からオフ状態へは急激に変化する一方、オフ状態からオン状態へはゆっくりと変化する。しかも、第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタは、互いに相補的に動作する。このため、第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタが同時にオン状態となる期間が短縮され、トランジスタのオンオフ切り換え時の貫通電流の発生が従来よりも効果的に抑制されるので、消費電流の低減と電源ノイズの抑制とを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る出力バッファ回路を示す回路図である。
【図２】図１の出力バッファ回路の動作を説明するための図である。
【図３】図１の出力バッファ回路の動作を説明するための他の図である。
【図４】図１の出力バッファ回路の消費電流の一例を示す回路図である。
【図５】従来の出力バッファ回路の消費電流を示す図である
【図６】本発明の第２の実施の形態に係る出力バッファ回路を示す回路図である。
【符号の説明】
２５，２６，２６ｎ，２７…Ｐチャネルトランジスタ、２３，２３ｎ，２４，２８…Ｎチャネルトランジスタ、２９，３０…入力ノード、３９…出力ノード、１００Ａ，１００Ｂ…インバータ、２００Ａ，２００Ｂ…プリバッファ、３００…メインバッファ、４００Ａ，４００Ｂ…補助ドライブ回路。

Claims

互いにプッシュプル接続された第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタを含み、これらのトランジスタの接続点から外部出力信号を出力するメインバッファと、
共通に入力される外部入力信号をそれぞれ反転して出力する第１および第２のインバータと、
前記第１のインバータの出力信号の立ち下がりに応じて前記第１のＰチャネルトランジスタをオフさせると共に、前記第１のインバータの出力信号の立ち上がりに応じて前記第１のＰチャネルトランジスタを非飽和状態でオンさせる第１のプリバッファと、
前記第２のインバータの出力信号の立ち下がりに応じて前記第１のＮチャネルトランジスタを非飽和状態でオンさせると共に、前記第２のインバータの出力信号の立ち上がりに応じて前記第１のＮチャネルトランジスタをオフさせる第２のプリバッファと、
第１の基準電位と前記第１のＰチャネルトランジスタのゲートとの間に直列に接続された第２および第３のＮチャネルトランジスタを含む第１の補助ドライブ回路と、
前記第１の基準電位よりも高い第２の基準電位と前記第１のＮチャネルトランジスタのゲートとの間に直列に接続された第２および第３のＰチャネルトランジスタを含む第２の補助ドライブ回路とを備え、
前記第２のＮチャネルトランジスタが前記第１のインバータの出力信号により駆動され、前記第２のＰチャネルトランジスタが前記第２のインバータの出力信号により駆動され、前記第３のＰチャネルトランジスタおよび前記第３のＮチャネルトランジスタが前記外部出力信号により駆動されるように構成されていることを特徴とする出力バッファ回路。
前記第１の補助ドライブ回路は、さらに、前記第１の基準端子と前記第１のＰチャネルトランジスタのゲートとの間に、前記第２および第３のＮチャネルトランジスタに対して直列に接続されて前記第１のインバータの出力信号により駆動される少なくとも１つの第４のＮチャネルトランジスタを有し、
第２の補助ドライブ回路は、さらに、前記第２の基準端子と前記第１のＮチャネルトランジスタのゲートとの間に、前記第２および第３のＰチャネルトランジスタに対して直列に接続されて前記第２のインバータの出力信号により駆動される少なくとも１つの第４のＰチャネルトランジスタを有することを特徴とする請求項１に記載の出力バッファ回路。