TWI389455B - 具高效能中繼器模式及一般中繼器模式之中繼器電路 - Google Patents

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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description

具高效能中繼器模式及一般中繼器模式之中繼器電路 參考相關文件
此專利申請案係為2004年6月8日申請，被指定給本發明之代理人，屬於R.Masleid等人之美國專利第10/864,271號(律師編號TRAN－P326)的題目為“Stacked Inverter Delay Chain”之部分後續，且因而其整體被納於此處作為參考。
此專利申請案係有關於2004年6月28日申請，被指定給本發明之受讓人，屬於R.Masleid等人之美國專利第10/879645號(律師編號TRAN－P321)的題目為“Repeater Circuit with High Performance Repeater Modeand Normal Repeater Mode,Wherein High Performance Repeater Mode Has Fast Reset Capability”，且因而其整體被納於此處作為參考。
此專利申請案係有關於2004年6月28日申請，被指定給本發明之受讓人，屬於R.Masleid等人之美國專利第10/879807號(律師編號TRAN－P331)的題目為“Circuits and Methods for Detecting and Assisting Wire Transitions”，且因而其整體被納於此處作為參考。
此專利申請案係有關於2004年6月28日申請，被指定給本發明之受讓人，屬於R.Masleid等人之美國專利第10/879808號(律師編號TRAN－P322)的題目為“Repeater circuit Having Different Opefation and Reset Voltage Ranges and Methods Thereof”，且因而其整體被納於此處作為參考。
發明領域
本發明係大致有關於中繼器電路。更特別的是本發明係有關於具高效能中繼器模式與一般中繼器模式之中繼器電路被提供及被描述。
 發明背景
在積體電路(IC)晶片設計中，信號(如時鐘信號、邏輯信號與電子信號等)可沿著比起在製作過程所運用之可得可用的最小設計規模為較「長」之金屬配線而傳播。傳播延遲與失真為在信號沿著長金屬配線傳播所遭受之一些負面影響。這些負面影響可藉由降低該等金屬配線之RC常數而被最小化。然而在一些IC晶片設計中，最大的RC常數降低不足於符合其設計規格。因而，其他技術被使用。一種做法涉及沿著該等金屬配線於周期性間隔嵌入中繼器電路以放大該等信號(或去除失真)以及降低傳播延遲(或維持快速轉變時間)。
 發明概要
一種具高效能中繼器模式與一般中繼器模式之中繼器電路被提供及被描述。在一實施例中，切換器被設定於一第一切換位置以在該高效能中繼器模式中操作該中繼器電路。在另一實施例中，切換器被設定於一第二切換位置以在該一般中繼器模式中操作該中繼器電路。
圖式簡單說明
被納入形成此說明書之一部分的附圖顯示本發明之實施例並與其描述一起作來解釋本發明之原理。
第1圖顯示依照本發明一實施例的在高效能中繼器模式中操作的一中繼器電路，顯示切換器在一第一切換位置。
第2圖顯示依照本發明一實施例的在一般中繼器模式中操作的一中繼器電路，顯示切換器在一第二切換位置。
第3圖顯示依照本發明一實施例的第2圖之該中繼器電路以該等非操作性元件被拆除。
 較佳實施例之詳細說明
現在將詳細參照本發明之實施例，其例子將在該等附圖中被顯示。雖然本發明將配合這些實施例被描述，其將被了解其不欲將本發明限制於這些實施例。相反地，本發明被欲於涵蓋被納入於所附之如申請專利範圍的精神與領域內之替選做法、修改與等值事項。進一步言之，在本發明之下列詳細描述中，很多特定細節被設立以提供對本發明之透徹了解。然而，其應被一般熟習本技藝者了解，本發明可不需這些細節地被實作。
一般而言，中繼器電路可被分類為高效能中繼器模式或一般中繼器模式。其他的分類為可能的。
在IC晶片設計的配置之際，涉及沿著金屬配線於周期性間隔嵌入中繼器電路以放大該等信號(或去除失真)以及降低傳播延遲(或維持快速轉變時間)。典型上，在上述之二種分類的每一個內對中繼器電路有寬廣之選擇。中繼器電路之選擇可考慮該等可得可用的中繼器電路之優點與缺點以及其中該中繼器電路將被嵌入之環境。
然而，一旦該IC晶片設計被製作，製作過程之變異會影響在部分IC晶片中被選擇之該等中繼器電路的操作。另一種型式之中繼器電路不管製作過程之變異而適當地操作為可能的。
取代必須在高效能中繼器電路與一般中繼器電路間選擇的是，本發明提供之中繼器電路可在一高效能中繼器模式或一般中繼器模式中選擇性的操作。因而，該中繼器電路之操作模式可被選擇，以在製作過程之變異的影響為已知後提供最佳效能。在本發明之一實施例中，中繼器電路100在一高效能中繼器模式中操作(如第1圖顯示者)或在一般中繼器模式中操作(如第2圖顯示者)。
第1圖顯示依照本發明一實施例的在一高效能中繼器模式中操作之一中繼器電路100，顯示切換器71-75為在一第一切換位置。如第1圖顯示者，數個切換器71-75被嵌入中繼器電路100之各種節點。該等切換器71-75可用任何方式(如可規劃的與靜態的等)被施作。當該等切換器被放置於第1圖顯示之該第一切換位置時，中繼器電路100於高效能中繼器模式中操作。然而，當該等切換器被放置於第2圖顯示之該第二切換位置時，中繼器電路100於一般中繼器模式中操作。第1，2與3圖顯示之電晶體大小為釋例性。其他電晶體大小為可能的。
繼續利用第1圖，中繼器電路100包含一輸入節點5、一 上升邊緣驅動電路210、一保持器電路220、一下降邊緣驅動電路220與一輸出節點7。
上升邊緣驅動電路210具有一NAND閘10被耦合於輸入節點5。該NAND閘10包括n型金屬氧化物場效應電晶體(或nFET)12與14及p型金屬氧化物場效應電晶體(或pFET)16與18。此外，NAND閘10之輸出節點241被耦合於輸出驅動pFET 30。而且NAND閘10之輸出節點241耦接於一上延遲電路。該上延遲電路具有一五級反相器延遲鏈15與nFET 17。一上升邊緣重置pFET 19被耦合於nFET17。進而言之，一上半部閂鎖電路20被耦合於nFET 13、上升邊緣重置pFET 19與NAND閘10。該上半部閂鎖電路20具有nFET 22與反相器24。
保持器電路220包括反相器42，44，46與48在輸入節點5與輸出節點7間以串聯被耦合。
仍然參照第1圖，下降邊緣驅動電路230具有一NOR閘50被耦合於輸入節點5。NOR閘50包括n型金屬氧化物場效應電晶體(或nFET)52與54及p型金屬氧化物場效應電晶體(或pFET)56與58。NOR閘50之輸出節點242被耦合於輸出驅動nFET 70。而且NOR閘50之輸出節點242耦合於一下延遲電路。該下延遲電路具有一五級反相器延遲鏈55與pFET 59。一下降邊緣重置nFET 57被耦合於pFET 59。進而言之，一下半部閂鎖電路60被耦合於pFET 59、一下降邊緣重置nFET 57與NOR閘50。該下半部閂鎖電路60具有pFET 62與反相器64。
現在響應於輸入節點5之一下降邊緣(或由邏輯1轉變為邏輯0)的中繼器電路100之作業被描述。在輸入節點5之下降邊緣致使NOR閘50之輸出節點242上升、產生一脈波之前導邊緣。NOR閘50之輸出節點242上升致動輸出驅動nFET 70而造成輸出節點7下降。此外，在輸入節點5之下降邊緣致使保持器電路220之節點243下降而藉由致動上升邊緣重置pFET 19而重置該上升邊緣驅動電路210。
此外，NOR閘50之輸出節點242中的上升致使五級反相器延遲鏈55下降而致動pFET 59。pFET 59之致動會閂鎖該下半部閂鎖60為邏輯高值(或1)。因而，該下部閂鎖電路60致使NOR閘50之輸出節點242下降而產生該脈波之拖曳邊緣。NOR閘50之輸出節點242下降解除輸出驅動nFET 70之致動。保持器電路220因該保持器電路220之電晶體規模小而很弱地維持輸出節點7於邏輯低值(或0)。
此外，NOR閘50之輸出節點242下降致使五級反相器延遲鏈55上升而解除pFET 59之致動。進一步而言，該五級反相器延遲鏈55中之上升放開該下半部閂鎖電路60，而在響應於輸入節點5之一上升邊緣(或由邏輯0轉變為邏輯1)下在中繼器電路100的操作之際終止該脈波及使下降邊緣驅動電路230之重置賦能。因此，中繼器電路100備於對在輸入節點5之一上升邊緣(或由邏輯0轉變為邏輯1)響應。
現在響應於輸入節點5之一上升邊緣(或由邏輯0轉變為邏輯1)的中繼器電路100之作業被描述。在輸入節點5之上升邊緣致使NAND閘10之輸出節點241下降、產生一脈波 之前導邊緣。NAND閘10之輸出節點241下降致動輸出驅動pFET 30而造成輸出節點7上升。此外，在輸入節點5之上升邊緣致使保持器電路220之節點243上升而藉由致動下降邊緣重置nFET 57而重置該下降邊緣驅動電路230。
此外，NAND閘10之輸出節點241中的上升致使五級反相器延遲鏈15下降而致動nFET 17。nFET 17二者之致動會閂鎖該上半部閂鎖20為邏輯低值(或0)。因而，該上部閂鎖電路20致使NAND閘10之輸出節點241上升而產生該脈波之拖曳邊緣。NAND閘10之輸出節點241上升解除輸出驅動pFET 30之致動。保持器電路220因該保持器電路220之電晶體規模小而很弱地維持輸出節點7於邏輯高值(或1)。
此外，NAND閘10之輸出節點241上升致使該五級反相器延遲鏈15下降而解除pFET 59之致動。進一步而言，該五級反相器延遲鏈15中之上升放開該上半部閂鎖電路20，而在響應於輸入節點5之一下降邊緣(或由邏輯1轉變為邏輯0)下在中繼器電路100的操作之際終止該脈波及使上升邊緣驅動電路210之重置賦能。因此，中繼器電路100備於對在輸入節點5之一下降邊緣(或由邏輯1轉變為邏輯0)響應。
第2圖顯示依照本發明一實施例的在一般中繼器模式中操作之一中繼器電路100，顯示切換器71-75於一第二切換位置。如第2圖所顯示者，當該等切換器71-75被設定於該第二切換位置時，中繼器電路100於一般中繼器模式中操作。
參照第2圖，切換器71，72與73被設定於該第二切換位 置，使上升邊緣驅動電路210之數個元件失能。該等非操作之元件以較淡的顏色被顯示。明確地說，nFET 12，pFET 18，五級反相器延遲鏈15，nFET 17，nFET 13，上升邊緣重置pFET 19，nFET 22與反相器24被繞開或被失能。
類似地，切換器73，74與75被設定於該第二切換位置，使下降邊緣驅動電路230之數個元件失能。該等非操作之元件以較淡的顏色被顯示。明確地說，nFET 54，pFET 58，五級反相器延遲鏈55，pFET 59，pFET 53，下降邊緣重置pFET 57，pFET 62與反相器64被繞開或被失能。
第3圖顯示依照本發明一實施例的第2圖之中繼器電路以該等非操作性元件被拆除。如第3圖中顯示者，在該一般中繼器模式中，第2圖之中繼器電路100被變換為雙反相器電路310(具有反相器81與82)而與包括有反相器42，44，46與48之一保持器電路220並聯。反相器81包括nFET 92(代表第2圖之nFET 52與54)與pFET 91(代表第2圖之pFET 56與16)。反相器82包括nFET 96(代表第2圖之nFET 70)與pFET 94(代表第2圖之pFET 30)。
總之，切換器71，72，73，74與75提供該中繼器電路100在高效能中繼器模式或在一般中繼器模式中操作的彈性。
被組構為高效能中繼器模式的第1圖之中繼器電路100比起被組構為該一般中繼器模式之第2與3圖的中繼器電路100具有數個優點。首先，該高效能中繼器模式組構比一般中繼器模式組構降低較多的傳播延遲。其次，該高效能中 繼器模式組構比一般中繼器模式組構提高中繼器電路間之間隔而減少所需之中繼器電路的數目。
然而，該為高效能中繼器模式的組構具有數個缺點。首先，由於被該上升邊緣或下降邊緣驅動電路之一所產生的脈波具有受限定之期間，該中繼器電路100(第1圖)在剛完成對在輸入節點5之一邊緣轉變後非為立刻可得可用的以響應在輸入節點5之反向邊緣轉變。特別是，在中繼器電路100備於反向邊緣轉變前被要求鬆開該半邊閂鎖電路(如20或60)以終止該脈波，縱然該中繼器電路100已完成驅動輸出節點7至適當之邏輯狀態(高或低)。其次，在輸入節點5之突波干擾(glitch)會致使該中繼器電路100回應。第三，該保持器電路220針對被耦合於輸出節點7之雜訊在輸出節點7提供之保護相對於一般中繼器電路組構被降低。
一般中繼器模式組構(第2與3圖)不會具有這些缺點。然而，該一般中繼器模式組構(第2與3圖)比高效能中繼器模式組構提供較少的效能。此外，由於該保持器電路220之電晶體規模相當小，保持器電路220不會顯著影響雙反相器電路310之效能。而且，反相器81與82之電晶體規模與電晶體比值為一般中繼器電路用途提供有效之效能。
因而，本發明之中繼器電路致用具有高速重置能力的高效能中繼器模式，但允許有預留退路之組構，其就IC晶片設計考量為較不激進(或複雜)的。實際上，該一般中繼器模式為一種「安全」模式，而具有高速重置能力之高效能中繼器模式為一種「激進」模式。
更廣泛地彙總而言，本揭示描述一種具高效能中繼器模式與一般中繼器模式且其中高效能中繼器模式具有高速重置能力之中繼器電路被提供及被描述。在一實施例中，切換器被設定於一第一切換位置以在該高效能中繼器模式中操作該中繼器電路。在另一實施例中，切換器被設定於一第二切換位置以在該一般中繼器模式中操作該中繼器電路。
本發明之特定實施例的前面描述已說說明與描述之目的被提出，其不欲於為排他性或限制本發明於所揭示之精確形式，且很多修改與變化藉由上面之教習為可能的。該等實施例被選擇及被描述以最佳地解釋本發明之原理與其實務應用，而促成其他熟習本技藝者如適應於所意圖之特定使用般地以各種修改運用本發明與各種實施例。其被欲於本發明之領域用附於此之申請專利範圍與其等值事項被定義。
5‧‧‧輸入節點
7‧‧‧輸出節點
10‧‧‧NAND閘
12‧‧‧nFET
13‧‧‧nFET
14‧‧‧nFET
15‧‧‧五級反相器延遲鏈
16‧‧‧pFET
17‧‧‧nFET
18‧‧‧pFET
19‧‧‧pFET
20‧‧‧上半部閂鎖電路
22‧‧‧nFET
24‧‧‧反相器
30‧‧‧pFET
42-48‧‧‧反相器
50‧‧‧NOR閘
52‧‧‧nFET
53‧‧‧pFET
54‧‧‧nFET
55‧‧‧五級反相器延遲鏈
56‧‧‧pFET
57‧‧‧nFET
58‧‧‧pFET
59‧‧‧pFET
60‧‧‧下半部閂鎖電路
62‧‧‧pFET
64‧‧‧反相器
70‧‧‧nFET
71-75‧‧‧切換器
81-82‧‧‧反相器
91‧‧‧pFET
92‧‧‧nFET
94‧‧‧pFET
96‧‧‧nFET
100‧‧‧中繼器電路
210‧‧‧上升邊緣驅動電路
220‧‧‧保持器電路
230‧‧‧下降邊緣驅動電路
241‧‧‧輸出節點
242‧‧‧輸出節點
243‧‧‧節點
310‧‧‧雙反相器電路
第1圖顯示依照本發明一實施例的在高效能中繼器模式中操作的一中繼器電路，顯示切換器在一第一切換位置。
第2圖顯示依照本發明一實施例的在一般中繼器模式中操作的一中繼器電路，顯示切換器在一第二切換位置。
第3圖顯示依照本發明一實施例的第2圖之該中繼器電路以該等非操作性元件被拆除。
5‧‧‧輸入節點
7‧‧‧輸出節點
10‧‧‧NAND閘
12‧‧‧nFET
13‧‧‧nFET
14‧‧‧nFET
15‧‧‧五級反相器延遲鏈
16‧‧‧pFET
17‧‧‧nFET
18‧‧‧pFET
20‧‧‧上半部閂鎖電路
19‧‧‧pFET
22‧‧‧nFET
24‧‧‧反相器
30‧‧‧pFET
42-48‧‧‧反相器
50‧‧‧NOR閘
52‧‧‧nFET
53‧‧‧pFET
54‧‧‧nFET
55‧‧‧五級反相器延遲鏈
57‧‧‧nFET
56‧‧‧pFET
59‧‧‧pFET
58‧‧‧pFET
60‧‧‧下半部閂鎖電路
64‧‧‧反相器
62‧‧‧pFET
70‧‧‧nFET
71-75‧‧‧切換器
100‧‧‧中繼器電路
210‧‧‧上升邊緣驅動電路
220‧‧‧保持器電路
230‧‧‧下降邊緣驅動電路
241‧‧‧輸出節點
242‧‧‧輸出節點
243‧‧‧節點

Claims (18)

  1. 一種中繼器電路，其包含：一輸出；數個電晶體；以及數個切換器可於一第一切換位置與一第二切換位置操作，其中該等電晶體與該等切換器被耦接以形成數個子電路，其中若該等切換器為在該第一切換位置，該等子電路被配置成為一高效能中繼器模式，用以響應一輸入邊緣變遷而在該輸出產生一脈衝，以及其中若該等切換器為在該第二切換位置，該等子電路被配置成為一般中繼器模式，在該一般中繼器模式中，該等子電路包括一個雙反相器電路及一與該雙反相器電路並聯地配置之保持器電路。
  2. 如申請專利範圍第1項所述之中繼器電路，其中在該高效能中繼器模式中，該等子電路包括：包含有一輸入及一輸出之保持器電路；耦接至該保持器電路之輸入與輸出之一上升邊緣驅動電路；以及耦接至該保持器電路之輸入與輸出之一下降邊緣驅動電路。
  3. 如申請專利範圍第2項所述之中繼器電路，其中該上升邊緣驅動電路包括：一NAND閘，耦接於該中繼器電路之一輸入； 一輸出p型電晶體，耦接於該NAND閘之一輸出及被耦接於該中繼器電路之一輸出；一上延遲電路，耦接於該NAND閘之該輸出；以及一上半部閂鎖電路，耦接於該上延遲電路與該NAND閘。
  4. 如申請專利範圍第2項所述之中繼器電路，其中該下降邊緣驅動電路包括：一NOR閘，耦接於該中繼器電路之一輸入；一輸出n型電晶體，耦接於該NOR閘之一輸出及被耦接於該中繼器電路之一輸出；一下延遲電路，耦接於該NOR閘之該輸出；以及一下半部閂鎖電路，耦接於該下延遲電路與該NOR閘。
  5. 如申請專利範圍第2項所述之中繼器電路，其中該保持器電路包括：串聯配置之一第一反相器、一第二反相器、一第三反相器、與一第四反相器。
  6. 如申請專利範圍第1項所述之中繼器電路，其中該雙反相器電路使用來自該高效能中繼器模式之一NAND閘與來自該高效能中繼器模式之一NOR閘的特定電晶體形成。
  7. 一種中繼器電路，其包含：包含有一輸入與一輸出之保持器電路；耦接至該保持器電路之輸入與輸出的一上升邊緣 驅動電路，具有一第一多數個切換器在一第一切換位置操作；以及耦接至該保持器電路之輸入與輸出的一下降邊緣驅動電路，具有一第二多數個切換器在一第一切換位置操作，其中若該等切換器為在一第二切換位置操作，該等上升邊緣驅動電路與下降邊緣驅動電路被變換成為一個雙反相器電路。
  8. 如申請專利範圍第7項所述之中繼器電路，其中該上升邊緣驅動電路包括：一NAND閘，耦接於該中繼器電路之一輸入；一輸出p型電晶體，耦接於該NAND閘之一輸出及被耦接於該中繼器電路之一輸出；一上延遲電路，耦接於該NAND閘之該輸出；以及一上半部閂鎖電路，耦接於該上延遲電路與該NAND閘。
  9. 如申請專利範圍第7項所述之中繼器電路，其中該下降邊緣驅動電路包括：一NOR閘，耦接於該中繼器電路之一輸入；一輸出n型電晶體，耦接於該NOR閘之一輸出及被耦接於該中繼器電路之一輸出；一下延遲電路，耦接於該NOR閘之該輸出；以及一下半部閂鎖電路，耦接於該下延遲電路與該NOR閘。
  10. 如申請專利範圍第7項所述之中繼器電路，其中該保持 器電路包括：串聯配置之一第一反相器、一第二反相器、一第三反相器、與一第四反相器。
  11. 如申請專利範圍第7項所述之中繼器電路，其中該雙反相器電路與該保持器電路並聯配置。
  12. 如申請專利範圍第7項所述之中繼器電路，其中該雙反相器電路使用來自該下降邊緣驅動電路之一NOR閘與來自該上升邊緣驅動電路之一NAND閘的特定電晶體形成。
  13. 一種在多模式中操作中繼器電路之方法，該方法包含下列步驟：在該中繼器電路中嵌入數個切換器；若期望在一高效能中繼器模式中操作時，設定該等切換器為一第一切換位置，其中該高效能中繼器模式允許響應一輸入邊緣變遷在該中繼器電路的一輸出產生一脈衝；以及若期望在一般中繼器模式中操作時，設定該等切換器為一第二切換位置，該一般中繼器模式中，該中繼器電路包括一個雙反相器電路，及與一該雙反相器電路並聯地配置之保持器電路。
  14. 如申請專利範圍第13項所述方法，其中在該高效能中繼器模式中，該中繼器電路包括：包含有一輸入與一輸出之保持器電路；耦接至該保持器電路之輸入與輸出的一上升邊緣 驅動電路；耦接至該保持器電路之輸入與輸出的一下降邊緣驅動電路。
  15. 如申請專利範圍第14項所述之方法，其中該上升邊緣驅動電路包括：一NAND閘，耦接於該中繼器電路之一輸入；一輸出p型電晶體，耦接於該NAND閘之一輸出及被耦接於該中繼器電路之一輸出；一上延遲電路，耦接於該NAND閘之該輸出；以及一上半部閂鎖電路，耦接於該上延遲電路與該NAND閘。
  16. 如申請專利範圍第14項所述之方法，其中該下降邊緣驅動電路包括：一NOR閘，耦接於該中繼器電路之一輸入；一輸出n型電晶體，耦接於該NOR閘之一輸出及被耦接於該中繼器電路之一輸出；一下延遲電路，耦接於該NOR閘之該輸出；以及一下半部閂鎖電路，耦接於該下延遲電路與該NOR閘。
  17. 如申請專利範圍第14項所述之方法，其中該保持器電路包括：串聯配置之一第一反相器、一第二反相器、一第三反相器、與一第四反相器。
  18. 如申請專利範圍第13項所述之方法，其中該雙反相器電 路使用來自該高效能中繼器模式之一NAND閘與來自該高效能中繼器模式之一NOR閘的特定電晶體形成。
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