JPH0812996B2 - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH0812996B2 JPH0812996B2 JP3266725A JP26672591A JPH0812996B2 JP H0812996 B2 JPH0812996 B2 JP H0812996B2 JP 3266725 A JP3266725 A JP 3266725A JP 26672591 A JP26672591 A JP 26672591A JP H0812996 B2 JPH0812996 B2 JP H0812996B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のバッフ
ァ回路に関し、特に時間で区切ってデータを転送する端
子の出力バッファの改良に関する。
ァ回路に関し、特に時間で区切ってデータを転送する端
子の出力バッファの改良に関する。
【０００２】
【従来の技術】半導体集積回路では内部に多数の論理回
路機能を組みこめるが半導体チップは極めて小さく、論
理回路にデータを入出力する端子数には制約がある。半
導体集積回路技術の進歩にともない、集積度は向上し、
より一層多数のデータ入出力が必要となり、単一の端子
で１種類のデータを入出力する方式では対処できず、本
実施例の半導体集積回路では、端子に時間で区切ってデ
ータを出力しデータ転送する方式（以下時分割転送と呼
ぶ）が取られる。
路機能を組みこめるが半導体チップは極めて小さく、論
理回路にデータを入出力する端子数には制約がある。半
導体集積回路技術の進歩にともない、集積度は向上し、
より一層多数のデータ入出力が必要となり、単一の端子
で１種類のデータを入出力する方式では対処できず、本
実施例の半導体集積回路では、端子に時間で区切ってデ
ータを出力しデータ転送する方式（以下時分割転送と呼
ぶ）が取られる。
【０００３】本発明は時分割転送に最適な出力バッファ
回路を提供するものである。時分割転送では、共通信号
線に複数の集積回路チップの端子が接続されており、時
間で区切って複数チップのうち１つがデータを共通信号
線に出力し、他のチップが共通信号線のデータを入力し
てデータ転送する。時分割転送では、前記制御が可能な
出力バッファが必要とされる。即ち論理値“１”，
“０”の出力駆動状態の他に高インピーダンス“Ｚ”の
状態を有し、この状態“Ｚ”の時は共通バスから切離さ
れることにより他のチップの出力に影響を与えない出力
バッファが必要とされる。
回路を提供するものである。時分割転送では、共通信号
線に複数の集積回路チップの端子が接続されており、時
間で区切って複数チップのうち１つがデータを共通信号
線に出力し、他のチップが共通信号線のデータを入力し
てデータ転送する。時分割転送では、前記制御が可能な
出力バッファが必要とされる。即ち論理値“１”，
“０”の出力駆動状態の他に高インピーダンス“Ｚ”の
状態を有し、この状態“Ｚ”の時は共通バスから切離さ
れることにより他のチップの出力に影響を与えない出力
バッファが必要とされる。
【０００４】第１図は時分割転送を説明するための構成
図で、複数の集積回路チップ（Ｃｈｉｐ Ａ，Ｃｈｉｐ
Ｂ，Ｃｈｉｐ Ｃ）の出力バッファ回路（Ｂｕｆ
Ａ，Ｂｕｆ Ｂ，Ｂｕｆ Ｃ）の出力が端子（ＰＡ，Ｐ
Ｂ，ＰＣ）を介し共通信号線ＣＯＭに接続されている。
図で、複数の集積回路チップ（Ｃｈｉｐ Ａ，Ｃｈｉｐ
Ｂ，Ｃｈｉｐ Ｃ）の出力バッファ回路（Ｂｕｆ
Ａ，Ｂｕｆ Ｂ，Ｂｕｆ Ｃ）の出力が端子（ＰＡ，Ｐ
Ｂ，ＰＣ）を介し共通信号線ＣＯＭに接続されている。
【０００５】前記出力バッファ回路（Ｂｕｆ Ａ，Ｂｕ
ｆ Ｂ，Ｂｕｆ Ｃ）は、各々の時分割タイミングを示
す制御信号（Ｃｏｎｔ Ａ， Ｃｏｎｔ Ｂ，Ｃｏｎｔ
Ｃ）に基き動作し、制御信号が論理レベル“１”の
時、出力データ（Ｄａｔａ Ａ，Ｄａｔａ Ｂ，Ｄａｔ
ａ Ｃ）の論理値を出力し、制御信号が論理値“０”の
時高インピーダンス状態“Ｚ”となり他のチップの出力
に影響を及ぼさない。
ｆ Ｂ，Ｂｕｆ Ｃ）は、各々の時分割タイミングを示
す制御信号（Ｃｏｎｔ Ａ， Ｃｏｎｔ Ｂ，Ｃｏｎｔ
Ｃ）に基き動作し、制御信号が論理レベル“１”の
時、出力データ（Ｄａｔａ Ａ，Ｄａｔａ Ｂ，Ｄａｔ
ａ Ｃ）の論理値を出力し、制御信号が論理値“０”の
時高インピーダンス状態“Ｚ”となり他のチップの出力
に影響を及ぼさない。
【０００６】第２図は従来の出力バッファ回路を示す図
で、反転回路Ｉ，論理積ゲート回路 ファ回路の出力状態・高インピーダンス状態を制御する
信号Ｃｏｎｔは２個のア ンジスタ接続点がバッファ回路出力ＯＵＴとなる。
で、反転回路Ｉ，論理積ゲート回路 ファ回路の出力状態・高インピーダンス状態を制御する
信号Ｃｏｎｔは２個のア ンジスタ接続点がバッファ回路出力ＯＵＴとなる。
【０００７】データ信号Ｄａｔａが論理値“１”で制御
信号Ｃｏｎｔが論理値“１”の時、 ”（電源電位）の駆動状態となる。
信号Ｃｏｎｔが論理値“１”の時、 ”（電源電位）の駆動状態となる。
【０００８】データ信号Ｄａｔａが論理値“０”制御信
号Ｃｏｎｔが論理値“１”の時、反 値“０”（グランド電位）の駆動状態となる。
号Ｃｏｎｔが論理値“１”の時、反 値“０”（グランド電位）の駆動状態となる。
【０００９】制御信号Ｃｏｎｔが論理値“０”の時、デ
ータ信号Ｄａｔａ反転回路Ｉ出力が 出力ＯＵＴは高インピーダンス状態となる。
ータ信号Ｄａｔａ反転回路Ｉ出力が 出力ＯＵＴは高インピーダンス状態となる。
【００１０】第３図は時分割転送を説明するためのタイ
ムチャートで、前記第１図の共通信号線ＣＯＭと各チッ
プの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ，Ｃｏｎｔ
Ｃ は論理値“１”となり、他のチップの制御信号（Ｃｏｎ
ｔ Ｂ，Ｃｏｎｔ Ｃ）は論理値“０”となり、共通信
号線ＣＯＭにチップＡのデータＤａｔａＡが出力され
る。
ムチャートで、前記第１図の共通信号線ＣＯＭと各チッ
プの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ，Ｃｏｎｔ
Ｃ は論理値“１”となり、他のチップの制御信号（Ｃｏｎ
ｔ Ｂ，Ｃｏｎｔ Ｃ）は論理値“０”となり、共通信
号線ＣＯＭにチップＡのデータＤａｔａＡが出力され
る。
【００１１】 値“１”、他のチップの制御信号（Ｃｏｎｔ Ａ，Ｃｏ
ｎｔ Ｃ）は論理値“０ はチップＣの制御信号Ｃｏｎｔ Ｃは論理値“１”、他
のチップの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ）は
論理値“０”となり、チップＣのデータＤａｔａＣが出
力される。時分割転送は、いずれかのチップが共通信号
線上にデータを出力する時、その信号線上の論理値を他
のチップが取り込む事により行われる。
ｎｔ Ｃ）は論理値“０ はチップＣの制御信号Ｃｏｎｔ Ｃは論理値“１”、他
のチップの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ）は
論理値“０”となり、チップＣのデータＤａｔａＣが出
力される。時分割転送は、いずれかのチップが共通信号
線上にデータを出力する時、その信号線上の論理値を他
のチップが取り込む事により行われる。
【００１２】共通信号線ＣＯＭの波形で点線で示す部分
は全てのチップの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ
Ｂ，Ｃｏｎｔ Ｃ）が論理値“０”で共通信号線が高イ
ンピーダンス状態である事を示す。
は全てのチップの制御信号（Ｃｏｎｔ Ａ，Ｃｏｎｔ
Ｂ，Ｃｏｎｔ Ｃ）が論理値“０”で共通信号線が高イ
ンピーダンス状態である事を示す。
【００１３】
【発明が解決しようとする課題】時分割転送のデータ転
送量を増すには、各チップが共通信号線にデータを出力
している時間を短縮する方法と、共通信号線が高インピ
ーダンス状態の時間を短縮する方法がある。
送量を増すには、各チップが共通信号線にデータを出力
している時間を短縮する方法と、共通信号線が高インピ
ーダンス状態の時間を短縮する方法がある。
【００１４】従来は各チップの出力バッファ回路の駆動
能力を高め、制御信号が論理値“０”から“１”となる
時に、短時間で共通信号線に有効な論理値のデータを出
力する第１の方法がとられた。
能力を高め、制御信号が論理値“０”から“１”となる
時に、短時間で共通信号線に有効な論理値のデータを出
力する第１の方法がとられた。
【００１５】第２の方法はデータ転送に関与しない無効
な時間を減少させるもので非常に効果が期待されるが、
従来のバッファ回路では限界があった。共通信号線が高
イン ことを防止するために設けられたもので、第３図の例で
説明すると、チップＡの出力時間ＴＡが終了すると制御
信号Ｃｏｎｔ Ａは論理値“１”より“０”となるが、
出力バッファ回路は複数段の論理回路で構成されており
論理回路のスイッチングによる遅れがあり、その出力が
出力駆動状態から高インピーダンス状態になるまである
程度の時間が必要である。
な時間を減少させるもので非常に効果が期待されるが、
従来のバッファ回路では限界があった。共通信号線が高
イン ことを防止するために設けられたもので、第３図の例で
説明すると、チップＡの出力時間ＴＡが終了すると制御
信号Ｃｏｎｔ Ａは論理値“１”より“０”となるが、
出力バッファ回路は複数段の論理回路で構成されており
論理回路のスイッチングによる遅れがあり、その出力が
出力駆動状態から高インピーダンス状態になるまである
程度の時間が必要である。
【００１６】チップＡの出力が完全な高インピーダンス
状態にならない時に、制御信号Ｃｏｎｔ Ｂが論理値
“１”となり、その出力バッファが駆動状態となった場
合チップＡとチップＢの出力バッファの駆動が共通信号
線上で競合する。
状態にならない時に、制御信号Ｃｏｎｔ Ｂが論理値
“１”となり、その出力バッファが駆動状態となった場
合チップＡとチップＢの出力バッファの駆動が共通信号
線上で競合する。
【００１７】共通信号線には複数チップが接続されてお
り、その配線容量は大きな値で、共通信号線上の電荷を
短時間で充放電し有効な論理値データを出力するために
出力バッファの駆動能力は高く、前記出力バッファ駆動
が競合した場合、電源グランド間が駆動トランジスタを
介してショートし、異常な電流が流れる。
り、その配線容量は大きな値で、共通信号線上の電荷を
短時間で充放電し有効な論理値データを出力するために
出力バッファの駆動能力は高く、前記出力バッファ駆動
が競合した場合、電源グランド間が駆動トランジスタを
介してショートし、異常な電流が流れる。
【００１８】例として示すならば、電界効果トランジス
タを駆動トランジスタとしたバッファ回路でも数十ｍＡ
の値となり、複数端子でこの現象が発生した場合は集積
回路を破壊する電流値となる。また、共通信号線上のデ
ータ論理値も不定となり正常なデータ転送はできない。
タを駆動トランジスタとしたバッファ回路でも数十ｍＡ
の値となり、複数端子でこの現象が発生した場合は集積
回路を破壊する電流値となる。また、共通信号線上のデ
ータ論理値も不定となり正常なデータ転送はできない。
【００１９】したがって、従来の出力バッファによる時
分割転送では、バッファが出力状態より高インピーダン
ス状態となるまでは他のチップが出力を開始しない様高
イン
分割転送では、バッファが出力状態より高インピーダン
ス状態となるまでは他のチップが出力を開始しない様高
イン
【００２０】集積回路の素子である電界効果トランジス
タは電圧駆動素子で、時分割転送では共通信号線上の論
理値を示す電位が重要であって、出力バッファに高駆動
能力が必要なのは高インピーダンス状態より出力状態に
なった時共通信号線に短時間でデータ論理値を出力する
ためで、データ論理値に対応する電位に共通信号線がな
った後は、その論理値電位を保持できる程度の駆動能力
で良い。
タは電圧駆動素子で、時分割転送では共通信号線上の論
理値を示す電位が重要であって、出力バッファに高駆動
能力が必要なのは高インピーダンス状態より出力状態に
なった時共通信号線に短時間でデータ論理値を出力する
ためで、データ論理値に対応する電位に共通信号線がな
った後は、その論理値電位を保持できる程度の駆動能力
で良い。
【００２１】本発明はこのような事情に鑑みてなされた
もので、データ転送に関与しない無効な高インピーダン
ス時間を設けない時分割転送に最適な出力バッファ回路
に関するものであり、特に出力信号の立ち上がり時間を
短縮し、かつ出力端が短絡しても回路が破壊されない出
力バッファ回路を提供することを目的とする。
もので、データ転送に関与しない無効な高インピーダン
ス時間を設けない時分割転送に最適な出力バッファ回路
に関するものであり、特に出力信号の立ち上がり時間を
短縮し、かつ出力端が短絡しても回路が破壊されない出
力バッファ回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明は出力起動状態に
おけるバッファ回路の駆動能力を制御するもので、高イ
ンピーダンス状態から出力駆動状態となる時高駆動能力
でバッファ回路を動作させ、出力駆動状態から高インピ
ーダンス状態となる以前に駆動能力を低下してバッファ
回路を動作させる事を特徴としている。
おけるバッファ回路の駆動能力を制御するもので、高イ
ンピーダンス状態から出力駆動状態となる時高駆動能力
でバッファ回路を動作させ、出力駆動状態から高インピ
ーダンス状態となる以前に駆動能力を低下してバッファ
回路を動作させる事を特徴としている。
【００２３】本発明によれば、出力駆動を開始するとき
高駆動能力でバッファ回路を動作するので、出力信号の
立ち上がり時間を短縮し、スピードを速くすることが可
能となる。また、出力駆動状態から高インピーダンス状
態となる以前にバッファ回路の駆動能力を低下させるの
で、出力端が短絡しても回路が破壊されない。
高駆動能力でバッファ回路を動作するので、出力信号の
立ち上がり時間を短縮し、スピードを速くすることが可
能となる。また、出力駆動状態から高インピーダンス状
態となる以前にバッファ回路の駆動能力を低下させるの
で、出力端が短絡しても回路が破壊されない。
【００２４】さらに例えば、本発明のバッファを共通信
号線に出力バッファとして複数接続し、時分割転送を行
う際には、あるチップ出力バッファが出力駆動状態から
高インピーダンス状態となり、他のチップ出力バッファ
が高インピーダンス状態から出力駆動状態となる過渡的
状態に共通信号線上で出力が競合した場合、駆動能力に
よる優先付けがなされ、その駆動能力の比率により共通
信号線上の電位を決定でき、正常なデータ転送が可能で
ある。また、出力バッファ間で流れる電流を制限可能
で、集積回路が破壊するような異常電流値となることは
無い。
号線に出力バッファとして複数接続し、時分割転送を行
う際には、あるチップ出力バッファが出力駆動状態から
高インピーダンス状態となり、他のチップ出力バッファ
が高インピーダンス状態から出力駆動状態となる過渡的
状態に共通信号線上で出力が競合した場合、駆動能力に
よる優先付けがなされ、その駆動能力の比率により共通
信号線上の電位を決定でき、正常なデータ転送が可能で
ある。また、出力バッファ間で流れる電流を制限可能
で、集積回路が破壊するような異常電流値となることは
無い。
【００２５】従って、本発明によるバッファ回路を利用
した時分割転送ではデータ転送に関与しない無効な高イ
ンピーダンス時間を設ける必要がなく、効果的にデータ
転送量を増加でき、端子数も減少可能である。
した時分割転送ではデータ転送に関与しない無効な高イ
ンピーダンス時間を設ける必要がなく、効果的にデータ
転送量を増加でき、端子数も減少可能である。
【００２６】
【実施例】次に実施例に従い、図面を参照して、本発明
を詳細に説明する。
を詳細に説明する。
【００２７】第４図は本発明一実施例の出力バッファ回
路を示す回路接続図で反転回路Ｉ， 状態制御信号Ｃｏｎｔ，バッファ駆動能力制御信号Ｄｒ
ｉｖｅ入力を備えている。
路を示す回路接続図で反転回路Ｉ， 状態制御信号Ｃｏｎｔ，バッファ駆動能力制御信号Ｄｒ
ｉｖｅ入力を備えている。
【００２８】データ信号Ｄａｔａは第１のアンドゲート
回路Ｇ１と反転回路１に入力され、 に並列接続されている。出力駆動トランジスタは集積回
路での素子寸法の配分により、駆動能力に差が付けられ
ており、第１と第２のトランジスタは低駆動能力、第３
と第４のトランジスタは高駆動能力となっている。
回路Ｇ１と反転回路１に入力され、 に並列接続されている。出力駆動トランジスタは集積回
路での素子寸法の配分により、駆動能力に差が付けられ
ており、第１と第２のトランジスタは低駆動能力、第３
と第４のトランジスタは高駆動能力となっている。
【００２９】 トランジスタの素子寸法により駆動能力を設定している
が、駆動トランジスタに直列に抵抗・定電流源回路など
を接続し駆動能力を設定することもできる。
が、駆動トランジスタに直列に抵抗・定電流源回路など
を接続し駆動能力を設定することもできる。
【００３０】第５図は本発明一実施例の動作を説明する
ためのタイムチャートで、ＯＵＴはバッファ回路出力
で、実線部分は論理値“１”または“０”の出力状態、
点線部分は高インピーダンス状態である事を示し、Ｃｏ
ｎｔはバッファ状態制御信号、Ｄｒｉｖｅは駆動能力制
御信号を示す。バッファ状態制御信号Ｃｏｎｔが論理値 通となり出力ＯＵＴは高インピーダンス状態となる。
ためのタイムチャートで、ＯＵＴはバッファ回路出力
で、実線部分は論理値“１”または“０”の出力状態、
点線部分は高インピーダンス状態である事を示し、Ｃｏ
ｎｔはバッファ状態制御信号、Ｄｒｉｖｅは駆動能力制
御信号を示す。バッファ状態制御信号Ｃｏｎｔが論理値 通となり出力ＯＵＴは高インピーダンス状態となる。
【００３１】バッファ状態制御信号Ｃｏｎｔが論理値
“１”で駆動能力制御信号Ｄｒｉｖｅ 、第１，第３のアンドゲート回路出力は論理値“１”反
転回路Ｉ、第２，第４の り、バッファ出力ＯＵＴは論理値“１”（電源電位）の
高駆動能力の出力状態となる。また、データ信号Ｄａｔ
ａが論理値“０”の場合、第１，第３のアンドゲ 、バッファＯＵＴ出力は諭理値“０”（グランド電位）
の高駆動能力の出力状態となる。
“１”で駆動能力制御信号Ｄｒｉｖｅ 、第１，第３のアンドゲート回路出力は論理値“１”反
転回路Ｉ、第２，第４の り、バッファ出力ＯＵＴは論理値“１”（電源電位）の
高駆動能力の出力状態となる。また、データ信号Ｄａｔ
ａが論理値“０”の場合、第１，第３のアンドゲ 、バッファＯＵＴ出力は諭理値“０”（グランド電位）
の高駆動能力の出力状態となる。
【００３２】バッファ状態制御信号Ｃｏｎｔが論理値
“１”で駆動能力制御信号Ｄｒｉｖｅ
“１”で駆動能力制御信号Ｄｒｉｖｅ
【００３３】この時、データ信号Ｄａｔａが論理値
“１”の場合、第１のアンドゲート回路 能力の出力状態となる。
“１”の場合、第１のアンドゲート回路 能力の出力状態となる。
【００３４】 動能力の出力状態となる。
【００３５】
【発明の効果】本発明のバッファ回路は、出力駆動を開
始するとき高駆動能力でバッファ回路が動作するので、
出力信号の立ち上がり時間を短くでき、かつ出力駆動状
態から高インピーダンス状態となる以前にバッファ回路
の駆動能力を低下させるので、出力端が短絡しても回路
が破壊されないという優れた効果を有する。
始するとき高駆動能力でバッファ回路が動作するので、
出力信号の立ち上がり時間を短くでき、かつ出力駆動状
態から高インピーダンス状態となる以前にバッファ回路
の駆動能力を低下させるので、出力端が短絡しても回路
が破壊されないという優れた効果を有する。
【００３６】さらに本発明のバッファ回路を時分割転送
に利用した場合、次の利点を有する。すなわち、高イン
ピーダンス状態から出力駆動を開始する時、高駆動能力
でバッファ回路が動作し短時間で共通信号線を出力論理
値の電位にスイッチングし、その後駆動能力を低下して
共通信号線の論理値電位を保持、さらにデータ転送が完
了すると高インピーダンス状態になる。
に利用した場合、次の利点を有する。すなわち、高イン
ピーダンス状態から出力駆動を開始する時、高駆動能力
でバッファ回路が動作し短時間で共通信号線を出力論理
値の電位にスイッチングし、その後駆動能力を低下して
共通信号線の論理値電位を保持、さらにデータ転送が完
了すると高インピーダンス状態になる。
【００３７】この時バッファ回路が完全に高インピーダ
ンス状態にならなくても、他のチップが出力駆動を開始
することができ、データ転送に関与しない無効な高イン
ピーダンス時間を設ける必要がなく、効果的にデータ転
送量を増加でき、端子数も減少可能で集積回路にとって
非常に有効である。
ンス状態にならなくても、他のチップが出力駆動を開始
することができ、データ転送に関与しない無効な高イン
ピーダンス時間を設ける必要がなく、効果的にデータ転
送量を増加でき、端子数も減少可能で集積回路にとって
非常に有効である。
【図１】時分割転送を説明するための構成図
【図２】従来の出力バッファ回路を示す回路接続図
【図３】時分割転送を説明するためのタイムチャート
【図４】本発明の一実施例を示す回路接続図
【図５】本発明の一実施例の動作を説明するためのタイ
ムチャート
ムチャート
Ｃｈｉｐ Ａ，Ｃｈｉｐ Ｂ，Ｃｈｉｐ Ｃ 集積回
路チップ Ｂｕｆ Ａ，Ｂｕｆ Ｂ，Ｂｕｆ Ｃ 出力バッファ
回路 ＰＡ，ＰＢ，ＰＣ 端子 ＣＯＭ 共通信号線 Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ，Ｃｏｎｔ Ｃ 制御信
号 Ｄａｔａ Ａ，Ｄａｔａ Ｂ，Ｄａｔａ Ｃ 出力デ
ータ Ｉ 反転回路 Ｄａｔａ データ信号 Ｃｏｎｔ 状態制御信号 Ｄｒｉｖｅ 駆動能力制御信号 ＯＵＴ 出力信号
路チップ Ｂｕｆ Ａ，Ｂｕｆ Ｂ，Ｂｕｆ Ｃ 出力バッファ
回路 ＰＡ，ＰＢ，ＰＣ 端子 ＣＯＭ 共通信号線 Ｃｏｎｔ Ａ，Ｃｏｎｔ Ｂ，Ｃｏｎｔ Ｃ 制御信
号 Ｄａｔａ Ａ，Ｄａｔａ Ｂ，Ｄａｔａ Ｃ 出力デ
ータ Ｉ 反転回路 Ｄａｔａ データ信号 Ｃｏｎｔ 状態制御信号 Ｄｒｉｖｅ 駆動能力制御信号 ＯＵＴ 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 11/00 ３２０
Claims (1)
- 【請求項１】ソースおよびドレインが電源と出力端子と
の間に接続された駆動能力の高いエンハンスメント型の
第１のトランジスタと、ソースおよびドレインが前記電
源と前記出力端子との間に接続された駆動能力の低いエ
ンハンスメント型の第２のトランジスタと、入力信号、
状態制御信号および前記状態制御信号が第１の論理レベ
ルから第２の論理レベルに変化する前に第１の論理レベ
ルから第２の論理レベルに変化する駆動能力制御信号を
受け、前記状態制御信号が第１の論理レベルのときは前
記入力信号を前記第２のトランジスタのゲートに伝達し
それ以外は前記第２のトランジスタを非導通にする電位
レベルを前記第２のトランジスタのゲートに供給し、前
記状態制御信号および前記駆動能力制御信号がともに第
１の論理レベルのときは前記入力信号を前記第１のトラ
ンジスタのゲートに伝達しそれ以外のときは前記第１の
トランジスタを非導通にする電位レベルを前記第１のト
ランジスタのゲートに供給する論理ゲート回路とを備え
るバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266725A JPH0812996B2 (ja) | 1991-07-15 | 1991-07-15 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266725A JPH0812996B2 (ja) | 1991-07-15 | 1991-07-15 | バッファ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56035724A Division JPS57150227A (en) | 1981-03-12 | 1981-03-12 | Buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613880A JPH0613880A (ja) | 1994-01-21 |
| JPH0812996B2 true JPH0812996B2 (ja) | 1996-02-07 |
Family
ID=17434818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266725A Expired - Lifetime JPH0812996B2 (ja) | 1991-07-15 | 1991-07-15 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812996B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810403A (en) * | 1987-06-09 | 1989-03-07 | E. I. Du Pont De Nemours And Company | Halocarbon blends for refrigerant use |
| US7119580B2 (en) * | 2004-06-08 | 2006-10-10 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode |
-
1991
- 1991-07-15 JP JP3266725A patent/JPH0812996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613880A (ja) | 1994-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960827 |